专利名称：像素阵列基板及显示面板的制作方法
技术领域：
本实用新型是有关于一种像素阵列基板及显示面板，且特别是有关于一种具有双层走线的像素阵列基板及显示面板。
背景技术：
随着显示技术的蓬勃发展，显示面板已应用于各种尺寸的显示装置，如电视、计算机屏幕、笔记型计算机、行动电话等当中。以电视为例，消费者除了对显示面板的显示性能， 如分辨率、对比、视角等，有所要求外，对于显示面板的外观美感的要求亦日渐提升。因此， 显示面板相关业者多已纷纷投入窄边框(slim boarder)显示面板的行列中，以使具有相同显示质量的显示面板更具有轻薄短小的特性，来满足消费者需求。为了实现窄边框的显示面板，业者需减少周边走线所分布的面积，以缩减边框的宽度。在公知技术中，通常使用精良的黄光制程技术来缩短周边走线之间的间距，而实现窄边框显示面板。然而，随着高阶电视的发展，其显示面板的分辨率越做越高，周边走线的数量也随之增加，导致显示面板的边框宽度不易缩减。在公知的窄边框化的技术中，一种双层走线(Dual Trace)的技术被提出，在此技术中，相邻两条周边走线是属不同膜层，因此相邻两条周边走线间的距离可较同属一膜层的相邻两周边走线间的距离更短，进而缩减显示面板的边框宽度。然而，在公知的双层走线技术中，位于其中一层中的走线需透过导电图案跳接至显示区内的信号线，位于另外一层中的走线与显示区内的信号线是属于同一膜层，而不需透过导电图案跳接至显示区内的信号线。如此一来，位于其中一层的走线与信号线间的阻值与另外一层的走线与信号线间的阻值明显地不同，进而使得采用此设计的显示面板容易发生亮暗线的问题。
实用新型内容有鉴于此，本实用新型提供一种像素阵列基板，其可改善公知技术中所述的因阻值差异过大而产生的亮暗线问题。此外，本实用新型提供一种显示面板，具有上述的像素阵列基板。此显示面板不易发生公知技术中所述的因阻值差异过大而产生的亮暗线问题。本实用新型提出一种像素阵列基板，包括基板、多个像素结构、多条信号线、多条第一走线、多条第二走线、多个第一导电结构以及多个第二导电结构。基板包括显示区以及周边电路区，周边电路区实质上与显示区连接。像素结构阵列排列于显示区。信号线位于显示区，且形成于第一导线层，并分别与像素结构电性连接。第一走线位于周边电路区，且形成于第二导线层。第二走线位于周边电路区，且形成于第一导线层。第二走线与第一走线电性绝缘。部份的信号线透过第一导电结构分别与第一走线电性连接。另一部份的信号线透过第二导电结构分别与第二走线电性连接。本实用新型又提出一种显示面板，包括上述的像素阵列基板、相对于像素阵列基板的对向基板以及位于像素阵列基板与对向基板之间的显示介质。[0009]在本实用新型的一实施例中，上述的像素阵列基板可进一步包括保护层以及绝缘层。保护层配置于基板之上。绝缘层配置于第一导线层与第二导线层之间，并且第一导线层、第二导线层及绝缘层配置于基板与保护层之间。在本实用新型的一实施例中，上述的第二导线层位于第一导线层与基板之间。在本实用新型的一实施例中，上述的第一导电结构包括第一开口、第二开口以及第一导电图案。第一开口贯穿保护层以暴露出对应的信号线，第二开口贯穿保护层与绝缘层以暴露出对应的第一走线。第一导电图案配置于保护层的上，并透过第一开口电性连接对应的信号线，透过第二开口电性连接对应的第一走线。在本实用新型的一实施例中，上述的第二导电结构包括第三开口、第四开口以及第二导电图案。第三开口贯穿保护层以暴露出对应的信号线，第四开口贯穿保护层以暴露出对应的第二走线。第二导电图案配置于保护层之上，并透过第三开口电性连接对应的信号线，透过第四开口电性连接对应的第二走线。在本实用新型的一实施例中，上述的第一导线层位于第二导线层与基板之间。在本实用新型的一实施例中，上述的各第一导电结构包括第一开口、第二开口以及第一导电图案。第一开口贯穿保护层与绝缘层以暴露出对应的信号线，第二开口贯穿保护层以暴露出对应的第一走线。第一导电图案配置于保护层之上，并透过第一开口电性连接对应的信号线，透过第二开口电性连接对应的第一走线。在本实用新型的一实施例中，上述的第二导电结构包括第三开口、第四开口以及第二导电图案。第三开口贯穿保护层与绝缘层以暴露出对应的信号线，第四开口贯穿保护层与绝缘层以暴露出对应的第二走线。第二导电图案配置于保护层之上，并透过第三开口电性连接对应的信号线，透过第四开口电性连接对应的第二走线。在本实用新型的一实施例中，上述的各信号线具有第一端子图案，各第一走线具有第二端子图案，各第二走线具有第三端子图案。在本实用新型的一实施例中，上述的各信号线的第一端子图案的形状、各第一走线的第二端子图案的形状以及各第二走线的第三端子图案的形状包括矩形、圆形或多边形。在本实用新型的一实施例中，上述的第一导电图案覆盖对应的第一端子图案与对应的第二端子图案，第二导电图案覆盖对应的第一端子图案与对应的第三端子图案。在本实用新型的一实施例中，上述的第一走线以及第二走线的材质相同。在本实用新型的一实施例中，上述的信号线、第一走线以及第二走线彼此不重迭。在本实用新型的一实施例中，上述的第一走线与第二走线沿着第一方向交替排列，第一方向垂直于信号线的延伸方向。在上述的像素阵列基板与显示面板中，位于周边电路区且属于不同膜层的走线皆透过导电结构与显示区中的信号线连接。如此一来，各走线至对应的信号线的阻值的差异便可有效减少，进而改善公知技术中所述的因阻值差异过大而造成的亮暗线问题。为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
[0024]图1、图5为本实用新型一实施例的像素阵列基板的上视示意图。图2A为图1的区域Rl的放大图。图2B为图1的区域R2的放大图。图3A为对应图2A的剖线A_A’所绘示的像素阵列基板的剖面示意图。图;3B为对应图2B的剖线B_B’所绘示的像素阵列基板的剖面示意图。图4、图8为本实用新型一实施例的显示面板的剖面示意图。图6A为图5的区域R3的放大图。图6B为图5的区域R4的放大图。图7A为对应图6A的剖线C_C’所绘示的像素阵列基板的剖面示意图。图7B为对应图6B的剖线D_D’所绘示的像素阵列基板的剖面示意图。
具体实施方式
[第一实施例]图1为本实用新型一实施例的像素阵列基板的上视示意图。请参照图1，本实施例的像素阵列基板100包括基板110、多个像素结构120、多条信号线130、多条第一走线140、 多条第二走线150、多个第一导电结构160以及多个第二导电结构170。本实例的基板110包括显示区112以及周边电路区114。周边电路区114实质上与显示区112连接。在本实施例中，基板110是用以承载组件之用，其材质可为玻璃、石英、 有机聚合物、不透光/反射材料(例如导电材料、晶圆、陶瓷等)或是其它可适用材料。本实例的像素结构120是阵列排列于显示区112。更进一步地说，本实施例的像素结构120包括主动组件122与像素电极124。在本实施例中，主动组件122可为薄膜晶体管(Thin film Transistor, TFT)，例如非晶硅薄膜晶体管(Amorphous Silicon (a-Si) TFT)、低温多晶硅薄膜晶体管(Low Temperature Poly Silicon (LTPS) TFT)、金属氧化物晶体管(Oxide TFT)、有机薄膜晶体管(Organic thin film transistors, 0TFT)等，像素电极124的材质包括铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆栈层。本实例的信号线130位于显示区112，且分别与像素结构120电性连接。在本实施例中，信号线130例如为数据线，此数据线与主动组件122的源极电性连接。本实施例的信号线130的材质是使用金属材料。然，本实用新型不限于此，根据其它实施例，信号线130 也可以使用其它导电材料。例如合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆栈层。本实例的第一走线140以及第二走线150位于周边电路区114，且第二走线150与第一走线140电性绝缘。在本实施例中，第一走线140与第二走线150沿着第一方向Dl交替排列，第一方向Dl垂直于信号线130的延伸方向。举例而言，本实施例的第一走线140 例如为由周边电路区114左侧算起奇数条的走线，而本实施例的第二走线150例如为由周边电路区114左侧算起偶数条的走线。在本实施例中，信号线130、第一走线140以及第二走线150彼此不重迭。此外，本实施例的第一走线140与第二走线150可选择性的使用相同的材质。第一走线140以及第二走线150的材质可为导电材料，例如合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆栈层。[0040]在本实例中，所有信号线130中的一部分(例如为从显示区112左侧算起奇数条的信号线130)是透过第一导电结构160分别与第一走线140电性连接，而其它信号线130 (例如为从显示区112左侧算起偶数条的信号线130)是透过第二导电结构170分别与第二走线150电性连接。此外，像素阵列基板100可更包括驱动电路DC1，配置于基板110的周边电路区 114，且分别电性连接第一走线140及第二走线150。若信号线130为数据线，则驱动电路 DCl对应地为源极驱动器，且透过第一走线140及第二走线150提供像素电压至对应的信号线 130。图2A为图1的区域Rl的放大图。图3A为对应图2A的剖线A_A’所绘示的像素阵列基板的剖面示意图。请同时参照图2A及图3A，在本实施例中，信号线130是形成于第一导电层Li，而第一走线140是形成于第二导电层L2 (绘于图3A)。在本实施例中，第二导电层L2位于第一导电层Ll与基板110之间，亦即第一导电层Ll在第二导电层L2之上。 此外，本实施例的像素阵列基板可进一步包括保护层180以及绝缘层190。保护层180配置于基板110之上。绝缘层190配置于第一导线层Ll与第二导线层L2之间，并且第一导线层Li、第二导线层L2及绝缘层190配置于基板110与保护层180之间。请继续参照图2A及图3A，本实施例的第一导电结构160包括第一开口 HI、第二开口 H2以及第一导电图案162。第一开口 Hl贯穿保护层180以暴露出对应的信号线130。第二开口 H2贯穿保护层180与绝缘层190以暴露出的第一走线140。在本实施例中，第一导电图案162是配置于保护层180之上。第一导电图案162透过第一开口 Hl电性连接对应的信号线130，透过第二开口 H2电性连接对应的第一走线140，而使信号线130与第一走线 140电性连接(绘于图3A)。在本实施例中，第一导电图案162与像素电极IM属于同一膜层，第一导电图案162的材质包括铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆栈层。另外，本实施例的信号线130具有端子图案132，而第一走线140具有端子图案 142(绘于图2A)。在本实施例中，端子图案132及端子图案142的形状例如为多边形，但本实用新型不限于此，在其它实施例中，端子图案132及端子图案142的形状亦可为矩形、圆形或其它合适的形状。在本实施例中，第一导电图案162覆盖对应的端子图案132与对应的端子图案142 (绘于图2A)。图2B为图1的区域R2的放大图。图为对应图2B的剖线B_B，所绘示的像素阵列基板的剖面示意图。请同时参照图2B及图;3B，而与上述标号相同者为表示与上述相似或相同的膜层。在本实施例中，信号线130是形成于第一导电层Ll，而第二走线150亦形成于第一导电层Li。本实施例的第二导电结构170包括第三开口 H3、第四开口 H4以及第二导电图案172。第三开口 H3及第四开口 H4贯穿保护层180以分别暴露出对应的信号线130 及第二走线150。第二导电图案172是配置于保护层180之上。第二导电图案172透过第三开口 H3电性连接对应的信号线130，透过第四开口 H4电性连接对应的第二走线150，而使信号线130与第二走线150电性连接(绘于图:3B)。在实施例中，第二导电图案172与像素电极1 属于同一膜层，第二导电图案172的材质包括铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆栈层。此外，本实施例的第二走线150具有端子图案152(绘于图2B)。在本实施例中，端子图案152的形状例如为多边形，但本实用新型不限于此，在其它实施例中，端子图案152 的形状亦可为矩形、圆形或其它合适的形状。在本实施例中，第二导电图案172覆盖对应的端子图案132与对应的端子图案152 (绘于图2B)。值得一提的是，在本实施例中，每一第一走线130与每一第二走线140分别透过对应的第一导电结构160或对应第二导电结构170与对应的信号线130电性连接，且第一走线130与第二走线140可使用相同的材质。因此，第一走线140至对应的信号线130的阻值与第二走线150至对应的信号线130的阻值的差异极小，进而改善公知技术中所述的因阻值差异而造成的亮暗线问题。图4为本实用新型一实施例的显示面板的剖面示意图。请参照图4，本实施例的显示面板1000包括上述的像素阵列基板100、与像素阵列基板100相对的对向基板200以及位于像素阵列基板100与对向基板200之间的显示介质300。本实施例的显示面板1000 不易发生公知技术中所述的因阻值差异而造成的亮暗线问题。[第二实施例]图5为本实用新型一实施例的像素阵列基板的上视示意图。请参照图5，本实施例的像素阵列基板500的结构与第一实施例的像素阵列基板100的结构相似，两者主要的差异在于本实施例的信号线530为扫描线，并且驱动电路DC2对应地为栅极驱动器。本实施例的像素阵列基板500包括基板510、多个像素结构120、多条信号线530、多条第一走线 M0、多条第二走线550、多个第一导电结构560以及多个第二导电结构570。本实例的基板510包括显示区512以及周边电路区514。周边电路区514实质上与显示区512连接。本实例的像素结构120是阵列排列于显示区512。更进一步地说，本实施例的像素结构120包括主动组件122与像素电极124。本实例的信号线530位于显示区 512，且分别与像素结构120电性连接。在本实施例中，信号线530例如为扫描线，此扫描线与主动组件122的栅极电性连接。本实例的第一走线MO以第二走线550及位于周边电路区514，且第二走线550与第一走线MO电性绝缘。第一走线540与第二走线550沿着第二方向D2交替排列，第二方向D2垂直于信号线530的延伸方向。举例而言，本实施例的第一走线540例如为由周边电路区514上侧算起奇数条的走线，而本实施例的第二走线550例如为由周边电路区514上侧算起偶数条的走线。本实施例的第一走线540与第二走线550的材质相同。在本实例中，所有信号线530中的一部分(例如为从显示区512上侧算起奇数条的信号线530)是透过第一导电结构560分别与第一走线MO电性连接，而其它信号线530 (例如为从显示区512上侧算起偶数条的信号线530)是透过第二导电结构570分别与第二走线550电性连接。图6A为图5的区域R3的放大图。图7A为对应图6A的剖线C_C’所绘示的像素阵列基板的剖面示意图。请同时参照图6A及图7A，在本实施例中，信号线530是形成于第一导电层L3，而第一走线540是形成于第二导电层L4 (绘于图7A)。在本实施例中，第一导电层L3位于第二导电层L4与基板510之间，亦即第二导电层L4在第一导电层L3之上。 此外，本实施例的像素阵列基板可进一步包括保护层580以及绝缘层590。保护层580配置于基板510之上。绝缘层590配置于第一导线层L3与第二导线层L4之间，并且第一导线层L3、第二导线层L4及绝缘层590配置于基板510与保护层580之间。[0055]请继续参照图6A及图7A，本实施例的第一导电结构560包括第一开口 H5、第二开口 H6以及第一导电图案562。第一开口 H5贯穿保护层580及绝缘层590以暴露出对应的信号线530。第二开口 H6贯穿保护层580以暴露出的第一走线M0。在本实施例中，第一导电图案562是配置于保护层580之上。第一导电图案562透过第一开口 H5电性连接对应的信号线530，透过第二开口 H6电性连接对应的第一走线M0，而使信号线530与第一走线MO电性连接(绘于图7A)。图6B为图5的区域R4的放大图。图7B为对应图6B的剖线D_D，所绘示的像素阵列基板的剖面示意图。请同时参照图6B及图7B，在本实施例中，信号线530是形成于第一导电层L3，而第二走线550亦形成于第一导电层L3。本实施例的第二导电结构570包括第三开口 H7、第四开口 H8以及第二导电图案572。第三开口 H7及第四开口 H8贯穿保护层 580及绝缘层590以分别暴露出对应的信号线530及第二走线550。第二导电图案572是配置于保护层580之上。第二导电图案572透过第三开口 H7电性连接对应的信号线530， 透过第四开口 H8电性连接对应的第二走线550，而使信号线530与第二走线550电性连接 (绘于图7B)。值得一提的是，在本实施例中，每一第一走线530与每一第二走线540分别透过对应的第一导电结构560或第二导电结构570与对应的信号线530电性连接，且第一走线530 与第二走线540可使用相同材质。因此，第一走线540至对应的信号线530的阻值与第二走线550至对应的信号线530的阻值的差异极小，进而改善公知技术中所述的因阻值差异而造成的亮暗线问题。图8为本实用新型一实施例的显示面板的剖面示意图。请参照图8，本实施例的显示面板1000A包括上述的像素阵列基板500、与像素阵列基板500相对的对向基板200以及位于像素阵列基板500与对向基板200之间的显示介质300。本实施例的显示面板1000A 不易发生公知技术中所述的因阻值差异而造成的亮暗线问题。综上所述，在本实用新型的像素阵列基板以及显示面板中，位于周边电路区且属于不同膜层的走线皆透过导电结构与显示区中的信号线连接。如此一来，各走线至对应的信号线的阻值的差异便可有效减少，进而改善公知技术中所述的因阻值差异过大而造成的亮暗线问题。虽然本实用新型已以实施例公开如上，然其并非用以限定本实用新型，任何所属技术领域中具有通常知识者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，故本实用新型的保护范围当视前述的申请专利范围所界定者为准。
权利要求1.一种像素阵列基板，其特征在于，包括一基板，包括一显示区以及一周边电路区，该周边电路区实质上与该显示区连接； 多个像素结构，阵列排列于该显示区；多条信号线，位于该显示区，且形成于一第一导线层，并分别与该些像素结构电性连接；多条第一走线，位于该周边电路区，且形成于一第二导线层；多条第二走线，位于该周边电路区，且形成于该第一导线层，该些第二走线与该些第一走线电性绝缘；多个第一导电结构，该些信号线的一部分透过该些第一导电结构分别与该些第一走线电性连接；以及多个第二导电结构，该些信号线的另一部份透过该些第二导电结构分别与该些第二走线电性连接。
2.如权利要求1所述的像素阵列基板，其特征在于，还包括 一保护层，配置于该基板之上；以及一绝缘层，配置于该第一导线层与该第二导线层之间，并且该第一导线层、该第二导线层及该绝缘层配置于该基板与该保护层之间。
3.如权利要求2所述的像素阵列基板，其特征在于，该第二导线层位于该第一导线层与该基板之间。
4.如权利要求3所述的像素阵列基板，其特征在于，各该第一导电结构包括 一第一开口，贯穿该保护层以暴露出对应的该信号线；一第二开口，贯穿该保护层与该绝缘层以暴露出对应的该第一走线；以及一第一导电图案，配置于该保护层之上，并透过该第一开口电性连接对应的该信号线， 透过该第二开口电性连接对应的该第一走线。
5.如权利要求3所述的像素阵列基板，其特征在于，各该第二导电结构包括 一第三开口，贯穿该保护层以暴露出对应的该信号线；一第四开口，贯穿该保护层以暴露出对应的该第二走线；以及一第二导电图案，配置于该保护层之上，并透过该第三开口电性连接对应的该信号线， 透过该第四开口电性连接对应的该第二走线。
6.如权利要求2所述的像素阵列基板，其特征在于，该第一导线层位于该第二导线层与该基板之间。
7.如权利要求6所述的像素阵列基板，其特征在于，各该第一导电结构包括 一第一开口，贯穿该保护层与该绝缘层以暴露出对应的该信号线；一第二开口，贯穿该保护层以暴露出对应的该第一走线；以及一第一导电图案，配置于该保护层之上，并透过该第一开口电性连接对应的该信号线， 透过该第二开口电性连接对应的该第一走线。
8.如权利要求6所述的像素阵列基板，其特征在于，各该第二导电结构包括 一第三开口，贯穿该保护层与该绝缘层以暴露出对应的该信号线；一第四开口，贯穿该保护层与该绝缘层以暴露出对应的该第二走线；以及一第二导电图案，配置于该保护层之上，并透过该第三开口电性连接对应的该信号线，透过该第四开口电性连接对应的该第二走线。
9.如权利要求1所述的像素阵列基板，其特征在于，各该信号线具有一第一端子图案， 各该第一走线具有一第二端子图案，各该第二走线具有一第三端子图案。
10.如权利要求9所述的像素阵列基板，其特征在于，各该信号线的该第一端子图案的形状、各该第一走线的该第二端子图案的形状以及各该第二走线的该第三端子图案的形状包括矩形、圆形或多边形。
11.如权利要求10所述的像素阵列基板，其特征在于，各该第一导电图案覆盖对应的该第一端子图案与对应的该第二端子图案，各该第二导电图案覆盖对应的该第一端子图案与对应的该第三端子图案。
12.如权利要求1所述的像素阵列基板，其特征在于，该些第一走线以及该些第二走线的材质相同。
13.如权利要求1所述的像素阵列基板，其特征在于，该些信号线、该些第一走线以及该些第二走线彼此不重迭。
14.如权利要求1所述的像素阵列基板，其特征在于，该些第一走线与该些第二走线沿着一第一方向交替排列，该第一方向垂直于该些信号线的延伸方向。
15.一种显示面板，其特征在于，包括 一像素阵列基板，包括一基板，包括一显示区以及一周边电路区，该周边电路区实质上与该显示区连接； 多个像素结构，阵列排列于该显示区；多条信号线，位于该显示区，且形成于一第一导线层，并且分别与该些像素结构电性连接；多条第一走线，位于该周边电路区，且形成于一第二导线层；多条第二走线，位于该周边电路区，且形成于该第二导线层，该些第二走线与该些第一走线电性绝缘；多个第一导电结构，该些信号线的一部分透过该些第一导电结构分别与该些第一走线电性连接；以及多个第二导电结构，该些信号线的另一部份透过该些第二导电结构分别与该些第二走线电性连接；一对向基板，相对于该像素阵列基板；以及一显示介质，位于该像素阵列基板与该对向基板之间。
专利摘要一种像素阵列基板，包括基板、多个像素结构、多条信号线、多条第一走线、多条第二走线、多个第一导电结构及多个第二导电结构。基板包括显示区及周边电路区。像素结构阵列排列于显示区。信号线位于显示区，且形成于第一导线层，并与像素结构电性连接。第一走线及第二走线位于周边电路区，且分别形成于第二导线层及第一导线层。部分信号线透过第一导电结构分别与第一走线电性连接。另一部分的信号线透过第二导电结构分别与第二走线电性连接。
文档编号H01L27/02GK202094122SQ20112019907
公开日2011年12月28日 申请日期2011年6月14日 优先权日2011年6月14日
发明者曾光义, 蔡乙诚 申请人:中华映管股份有限公司, 华映视讯(吴江)有限公司