专利名称：沟渠式金属氧化物半导体结构及其形成方法
技术领域：
本发明关于一种新颖的沟渠式栅极金属氧化物半导体结构以及制造沟渠式栅极金属氧化物半导体结构的方法，特别是关于一种新颖的沟渠式栅极金属氧化物半导体结构，其具有大许多的环绕电场。
背景技术：
沟渠式栅极金属氧化物半导体是在半导体装置中所使用的一种金属氧化物半导体结构。为了增加装置周围的电场，沟渠式栅极通常设计为圆形。在一个给定的电压下，沟渠式栅极金属氧化物半导体通常在较高的电流下具有更好的效能。因此，仍然需要一种沟渠式栅极的金属氧化物半导体结构，使得源极和漏极之间会有较小的电阻。
发明内容
本发明的第一方面，提出具有增加围绕沟渠式金属氧化物半导体结构电场的沟渠式金属氧化物半导体结构。本发明的沟渠式金属氧化物半导体结构包括基材、外延层、掺杂井、掺杂区域和沟渠式栅极。第一导电类型的基材，具有第一面以及与第一面相对的第二面。第一导电类型的外延层，位于第一面上。第二导电类型的掺杂井，位于外延层上。第一导电类型的掺杂区域，位于掺杂井上。沟渠式栅极至少部分地位于掺杂区域中。沟渠式栅极具有瓶形轮廓，其顶部小于底部，两者均部分地位于掺杂井中。两相邻沟渠式栅极的底部导致较高的电场而环绕沟渠式金属氧化物半导体结构。在本发明的一实施例中，顶部与底部共同构成了瓶形轮廓。在本发明的另一实施例中，顶部是瓶形轮廓的瓶颈。在本发明的另一实施例中，本发明沟渠式金属氧化物半导体结构还包括具有插塞间距的插塞，和多个沟渠式栅极。插塞直接接触掺杂区域，而多个沟渠式栅极彼此相邻。在本发明的另一实施例中，沟渠式栅极与插塞之间有一个插塞间距。任何两相邻底部之间的距离不小于插塞间距和插塞宽度的总和。本发明在第二方面提出了一种形成沟渠式金属氧化物半导体结构的方法。首先，提供基材、外延层、掺杂井以及掺杂区域。第一导电类型的基材，具有第一面以及与第一面相对的第二面。第一导电类型的外延层，位于第一面上。第二导电类型的掺杂井，位于外延层上。第一导电类型的掺杂区域，位于掺杂井上。其次，进行一垂直刻蚀步骤，形成穿入掺杂区域以及掺杂井的一栅极沟渠。再来，进行一横向刻蚀步骤，部分移除掺杂井，而形成了栅极沟渠的底部区域。继续，进行一氧化步骤，形成的栅极绝缘结构覆盖底部区域的内壁和栅极沟渠的顶部。然后，将一导电材料填入栅极沟渠内，以形成一沟渠式栅极。在本发明的另一实施例中，横向刻蚀步骤为一湿刻蚀步骤。在本发明的另一实施例中，横向刻蚀步骤可能包括以下几个步骤。首先，掩膜位于栅极沟渠中，并覆盖掺杂井。其次，进行一掺杂区域氧化步骤，形成覆盖掺杂区域的内壁并暴露位于栅极沟渠内的掩膜的一牺牲层。接下来，移除掩膜，而暴露出掺杂井。继续，进行横向刻蚀步骤。在本发明的另一实施例中，掩膜包括光致抗蚀剂。在本发明的另一实施例中，更包括去除牺牲层。在本发明的另一实施例中，垂直刻蚀步骤形成顶部，其连同底部一起形成了一个瓶形轮廓。在本发明的另一实施例中，顶部是瓶形轮廓的一瓶颈。
在本发明的另一实施例中，可进行下列的步骤。首先，形成多个彼此相邻的沟渠式栅极。然后，形成具有插塞间距的插塞，而直接接触掺杂区域。在本发明的另一实施例中，沟渠式栅极与插塞之间有一个插塞间距，任何两相邻的底部之间的距离不小于插塞间距和插塞宽度的总和。
图1-9绘示出形成本发明沟渠式金属氧化物半导体结构的方法。图10绘示出本发明瓶形的沟渠式金属氧化物半导体结构。其中，附图标记说明如下沟渠式金属氧化物100142底部半导体结构101 基材143顶部105 第一面144氧化层106 第二面145导电材料110 外延层146沟渠式栅极120 掺杂井147接触插塞130 掺杂区域150牺牲材料140 通孔151暂时性氧化层
具体实施例方式此处使用的「水平」一词被定义为与传统的主面或半导体芯片表面或晶粒基材平行的平面，而无论其走向。『垂直』一词是指与先前定义的水平面所垂直的方向。「横向」一词是指与先前定义的水平方向所平行的方向。而如「上」、「顶」、「底」、「侧」(如在「侧边」)等词，是相对于前述的水平面。本发明在第一方面提供了一种形成沟渠式金属氧化物半导体结构的方法。请参考图1-9所示，其绘示出形成本发明沟渠式金属氧化物半导体结构的方法。首先，如图I所示，提供基材101、外延层110、掺杂井120以及掺杂区域130。基材101通常是一种半导体材料，例如硅，并具有第一导电类型，例如P型或是N型，举例而言，N型。基材101进一步具有第一面105以及与第一面105相对且平行的第二面106。外延层110、掺杂井120以及掺杂区域130通常位于基材101上的有源区域(图未示)中。
外延层110、掺杂井120以及掺杂区域130都位于基材101的第一面105上。夕卜延层110具有第一导电类型，举例而言，N+类型，位于第一面105上并直接接触第一面105。第二导电类型的掺杂井120位于外延层110上并直接接触的外延层110。第一导电类型的掺杂区域130是位于掺杂井120上。第二导电类型可以是P型或N型，举例而言，P型。其次，如图2所示，进行第一次刻蚀步骤，例如硅的各向同性刻蚀，以在掺杂区域130中初步地形成至少一个通孔140。第一刻蚀步骤通常是一个垂直的刻蚀步骤，以移除部分的掺杂区域130。第一刻蚀步骤通常是一种干刻蚀步骤，可以在图案化刻蚀掩膜(图未示)的存在下进行，来定义通孔140。然后，使用牺牲材料150来填入通孔140中。牺牲材料150可以是光致抗蚀剂。例如，如图3所示，牺牲材料150首先完全填满通孔140。然后，使用刻蚀步骤，例如多晶凹部刻蚀(recess poly etch),来移除部分的牺牲材料150而使得牺牲材料150部分地填入通孔140中。当通孔140是半满时，如图4所示，进行氧化的步骤，例如可以是低压氧化膜成长(LP oxidation grown),于通孔140中形成一个位于通孔140颈部区域的暂时性氧化层 151。接下来，如图5所示，暂时性氧化层151可作为移除暴露牺牲材料150的掩膜来使用，以暴露下方的掺杂井120。一种干刻蚀步骤，例如高选择比的各向同性多晶凹部刻蚀(high selectivity isotropic poly recess etch),可用于移除暴露的牺牲材料 150和移除下方的掺杂井120。一旦通孔140达到一个适合的深度时，如图6所示，剩下的牺牲材料150可以使用湿刻蚀步骤，如氨水，来完全清除。然后，如图7所示，进行横向刻蚀步骤来移除部分的掺杂区域120。横向刻蚀步骤可能是湿刻蚀步骤，如较高温度的氨水，来加大通孔140的下半部而形成栅极沟渠141的底部142。同时，暂时性氧化层151位于栅极沟渠141的顶部143。当栅极沟渠槽141的底部142足够大以后，可以使用湿刻蚀步骤来移除暂时性氧化层151，如图8所示。接着，如图9所示，又进行另一次氧化步骤，以形成高质量的氧化层144，例如作为栅极绝缘结构的栅极氧化层，其位于整个栅极沟渠141内壁上，厚度可以为500A。继续，如图10所示，使用沉积方法将一种栅极导电材料145，如掺杂硅，填入栅极沟渠141中而获得一个瓶形的沟渠式栅极146。视情况需要，可以形成插塞宽度为W的多个接触插塞147，而用于沟渠式金属氧化物半导体结构100的电连接。请参考图10所示，经过上述步骤后，可以形成至少一个瓶形的沟渠式金属氧化物半导体结构100。本发明的沟渠式金属氧化物半导体结构100包括基材101、外延层110、掺杂井120、掺杂区域130和一沟渠式栅极146。基材101通常是一种半导体材料，例如硅，并具有第一导电类型，例如P型或是N型，举例而言，N型。基材101进一步具有第一面105，以及与第一面105相对且平行的第二面106。源极161可以位于掺杂区域130上，而漏极162可以位于外延层110上。外延层110具有第一导电类型，举例而言，N+类型，而位于第一面105上并直接接触第一面105。较佳者，外延层110完全覆盖基材101。一方面，第二导电类型的掺杂井120位于外延层110上并直接接触的外延层110。第二导电类型可以是P型或N型，举例而言，P型。较佳者，掺杂井120完全覆盖外延层110。另一方面，第一导电类型的掺杂区域130，例如N+类型，是位于掺杂井120上。较佳者，掺杂区域130完全覆盖了掺杂井120。
沟渠式栅极146至少部分地位于掺杂区域130中。沟渠式栅极146具有瓶子的形状，与顶部143和底部142。例如，顶部143是瓶子形状的瓶颈。两个相邻的沟渠式栅极146的底部142导致环绕相邻沟渠式金属氧化物半导体结构100较高的电场。栅极导电材料145，如掺杂硅，填入栅极沟渠141中而得到沟渠式栅极146。本发明的特征之一在于，顶部143实质上小于底部142。顶部143和底部142 —起部分位于掺杂井120中。当电压施加于源极上时，瓶形的沟渠式栅极146能够产生环绕相邻沟渠式金属氧化物半导体结构100较高的电场。基材101上有可能多个沟渠式栅极146。再者，也可能有多个插塞宽度为W的接触插塞147。每个接触插塞147都是作为沟渠式栅极146的电连接之用。接触插塞147又与掺杂区域130直接接触。在本发明的一个实施例中，在接触插塞147与沟渠式栅极146之间是插塞间距T。在本发明的另一个实施例中，任何两相邻底部142之间的距离不小于插塞间距T和插塞宽度W的总和。 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种沟渠式金属氧化物半导体结构，其特征在于，包含 一第一导电类型的基材，具有一第一面以及与所述第一面相对的一第二面； 所述第一导电类型的一外延层，位于所述第一面上； 一第二导电类型的掺杂井，位于所述外延层上； 所述第一导电类型的一掺杂区域，位于所述掺杂井上；以及 一沟渠式栅极，至少部分地位于所述掺杂区域中，其中所述沟渠式栅极具有一顶部，其小于部分地位于所述掺杂井中的一底部。
2.根据权利要求I所述的沟渠式金属氧化物半导体结构，其特征在于，所述顶部和所述底部共同形成一瓶子形状。
3.根据权利要求2所述的沟渠式金属氧化物半导体结构，其特征在于，所述顶部是所述瓶子形状的一瓶颈。
4.根据权利要求I所述的沟渠式金属氧化物半导体结构，其特征在于，所述第一导电类型是N型。
5.根据权利要求I所述的沟渠式金属氧化物半导体结构，其特征在于，所述第一导电类型是P型。
6.根据权利要求I所述的沟渠式金属氧化物半导体结构，其特征在于，另包含 有插塞宽度的一插塞，而直接接触所述掺杂区域；以及 多个彼此相邻的所述沟渠式栅极。
7.根据权利要求6所述的沟渠式金属氧化物半导体结构，其特征在于，所述插塞与所述沟渠式栅极之间有一个插塞间距，而且任何两相邻所述底部之间的距离不小于所述插塞间距和所述插塞宽度的总和。
8.根据权利要求I所述的沟渠式金属氧化物半导体结构，其特征在于，所述沟渠式栅极包含厚度为500A的一栅极绝缘结构。
9.一种形成沟渠式金属氧化物半导体结构的方法，其特征在于，包含 提供一基材、一外延层、一掺杂区域和一掺杂井，所述基材为一第一导电类型，并具有一第一面以及与所述第一面相对的一第二面，所述第一导电类型的所述外延层位于所述第一面上，所述第二导电类型的所述掺杂井位于所述外延层上，以及所述第一导电类型的所述掺杂区域位于所述掺杂井上； 进行一垂直刻蚀步骤，形成穿入所述掺杂区域以及所述掺杂井的一栅极沟渠； 进行一横向刻蚀步骤，部分移除所述掺杂井，而形成了所述栅极沟渠的一底部区域；进行一氧化步骤，形成一栅极绝缘结构，来覆盖所述底部区域的内壁和所述栅极沟渠的一顶部；以及 将一导电材料填入所述栅极沟渠内，以形成一沟渠式栅极。
10.根据权利要求9所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，所述第一导电类型是N型。
11.根据权利要求9所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，所述第一导电类型是P型。
12.根据权利要求9所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，所述横向刻蚀步骤为一湿刻蚀步骤。
13.根据权利要求9所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，该横向刻蚀步骤包括 提供位于所述栅极沟渠中并覆盖所述掺杂井的一掩膜； 进行一掺杂区域氧化步骤，形成覆盖所述掺杂区域的一内壁和暴露所述掩膜的一牺牲层； 移除所述掩膜，而暴露出所述掺杂井；以及 进行所述横向刻蚀步骤。
14.根据权利要求13所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，所述掩膜包括一光致抗蚀剂。
15.根据权利要求13所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，另包含 移除所述牺牲层。
16.根据权利要求9所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，所述垂直刻蚀步骤形成一顶部，其连同所述底部一起形成了一个瓶子形状。
17.根据权利要求16所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，所述顶部是所述瓶子形状的一瓶颈。
18.根据权利要求9所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，另包含 形成多个彼此相邻的所述沟渠式栅极；以及 形成具有一插塞间距的插塞，而直接接触所述掺杂区域。
19.根据权利要求18所述的形成沟渠式金属氧化物半导体结构的方法，其特征在于，所述沟渠式栅极与所述插塞之间有一个插塞间距，任何两相邻的底部之间的距离不小于所述插塞间距和所述插塞宽度的总和。
全文摘要
本发明公开了一种沟渠式金属氧化物半导体结构，包括基材、外延层、掺杂井、掺杂区域和沟渠式栅极。第一导电类型的基材，具有第一面以及与第一面相对的第二面。第一导电类型的外延层，位于第一面上。第二导电类型的掺杂井，位于外延层上。第一导电类型的掺杂区域，位于掺杂井上。沟渠式栅极至少部分地位于掺杂区域中。沟渠式栅极为瓶形轮廓，并有小于底部的顶部，两者均部分地位于掺杂井中。两个相邻的沟渠式栅极的底部，导致较高的电场环绕沟渠式金属氧化物半导体结构。
文档编号H01L29/423GK102779850SQ201210082709
公开日2012年11月14日 申请日期2012年3月26日 优先权日2011年5月12日
发明者刘献文, 郭锦德, 陈逸男 申请人:南亚科技股份有限公司