专利名称：一种垂直结构功率器件的制作方法
技术领域：
本发明的实施例涉及功率器件。更具体地说，本发明的实施例涉及垂直结构的金属-氧化物半导体场效应晶体管(M0SFET)。
背景技术：
同传统的双极性器件相比，垂直结构的金属-氧化物半导体场效应晶体管(MOSFET)普遍具有更加优越的功率开关特性。然而，垂直结构的功率MOSFET的导通电阻会随着击穿电压的升高而急剧增大，致使其无法应用于高电压场合。获得较低导通电阻且同时维持较高击穿电压的一个办法是使用“超结”结构。图I示出传统的具有超结结构的垂直n型MOSFET的示意图。如图I所示，MOSFET 10包括漏极12，所述漏极12与n型漏区13耦接于第一端10a。MOSFET 10还包括耦接于n型源区20上的源极14，与漏极12于第二端IOb处隔离开的栅极16以及位于第一端IOa和第二端IOb之间的漂移区18。M0SFET10还包括邻接于源极14和栅极16的p阱21，该p阱21形成场效应管的体区。漂移区18包括p型柱22和n型柱24，该p型柱22和n型柱24并列形成“超结”。
P型柱22和n型柱24具有特定的掺杂浓度，以使其在横向上至少能够基本相互耗尽。因此，MOSFET10的源极14和漏极12之间能够具有较高的击穿电压。工作时，n型柱24在漏极12和源极14之间形成导电沟道。相比于其它传统的功率M0SFET，图I所示的n型柱24可以具有更高的掺杂浓度，因此可以获得低导通电阻。所以，超结型MOSFET可以同时具有较低的导通电阻和较高的击穿电压。然而，尽管图I所示超结型MOSFET在性能上具有很多优点，但其成本较高并且难以精确制作。
发明内容
针对现有技术中的上述一个或多个问题，本发明的一个目的是提供一种功率器件，以使得和现有技术相比，垂直结构MOSFET的制作能够更加经济高效。本发明提出的一种功率器件，包括
漏区，所述漏区包括具有第一导电类型的第一半导体材料；
漂移区，所述漂移区与所述漏区邻接且所述漂移区包括n型柱、p型柱和绝缘区，所述n型柱、P型柱和绝缘区相互并列；
过渡区，所述过渡区位于所述漏区和漂移区之间；
体区，所述体区包括具有第二导电类型的第二半导体材料，所述第二导电类型同所述、第一导电类型相反，所述体区和所述漏区被所述漂移区隔开；
源区，所述源区具有第一导电类型且位于所述体区内，所述源区同所述漂移区隔开。优选地，其中所述P型柱具有均匀宽度。优选地，其中所述过渡区包括具有所述第一导电类型的半导体材料。优选地，其中所述过渡区包括具有所述第一导电类型的半导体材料且其掺杂浓度比所述漏区至少低一个数量级。优选地，其中所述第一导电类型为n型，所述第二导电类型为p型。优选地，其中所述器件还包括
漏极，耦接至所述漏区且位于所述漏区底部；
源极，与所述源区和所述体区耦接。优选地，其中所述绝缘区包含介质材料。优选地，其中所述过渡区的厚度在Ium到IOum之间。优选地，其中所述过渡区的掺杂浓度为lX1014cm_3到lX1016cm_3之间。优选地，其中所述漏区的电阻率在0. 001 Q/cm到0. I Q/cm之间。和现有技术相比，本发明实施例提出的垂直结构MOSFET中小尺寸柱结构的制作能够更加经济高效。
图I是现有技术中垂直结构MOSFET的部分横截面示意图。图2A-2G是依照本发明实施例的制作垂直结构MOSFET的工艺步骤中半导体衬底的部分横截面示意图。图3A-3B是依照本发明另一实施例的制作垂直结构MOSFET的工艺步骤中半导体衬底的部分横截面示意图。图4A-4B是依照本发明又一实施例的制作垂直结构MOSFET的工艺步骤中半导体衬底的部分横截面示意图。图5是依照本发明实施例的制造的垂直结构MOSFET的部分横截面示意图。
具体实施例方式下面将阐述本发明的一些实施例，所述实施例涉及用于功率开关的垂直结构MOSFET器件及其制作方法。另外，下面还将具体阐述涉及垂直结构MOSFET器件的半导体衬底的某些实施例。本说明书中的术语“半导体衬底”包括但并不限制于各种晶片(die)，例如，单个集成电路晶片、传感器晶片、开关晶片和/或其它具有半导体特征的晶片。术语“光刻胶”一般地但非限制性地表示一种在电磁照射下会发生化学变化的物质，其非限制性地包含在电磁照射下具有可溶性的正性光刻胶和在光照下具有不溶性的负性光刻胶。图2A-图5以及下文将对某些实施例中的许多具体细节进行详细说明，以用于对本发明的实施例提供透彻的理解。某些其它实施例可能在构造、成分和/或工艺流程上与本说明书中披露的实施例有所不同，然而，本技术领域的技术人员应该理解，在没有图2A-图5所示实施例的某些细节或者其他方法、元件、材料等结合的情况下，本发明的实施例也可以被实现。图2A-2G是依照本发明实施例制作垂直结构MOSFET的工艺步骤中制造半导体衬底100的部分横截面示意图。在下面的讨论中，以半导体衬底100包括n型衬底材料层102为例进行说明。然而，本技术领域内的技术人员应当理解，在其他一些实施例中还可以用P型衬底材料或本征(即非掺杂)衬底材料代替所述n型衬底材料层102。图2A-2G所示实施例中，半导体衬底100包括了第一 n型衬底材料层(或漏区)102和可选的第二 n型衬底材料层(或过渡区)104。所述第一 n型衬底材料层102具有第一掺杂浓度，所述第二 n型衬底材料层104具有第二掺杂浓度，其中所述第二掺杂浓度小于所述第一掺杂浓度。在某些实施例中，可以在所述第一 n型衬底材料层102上淀积可选的第二 n型衬底材料层104来作为n型外延层。在其它实施例中，第一 n型衬底材料层102和第二 n型衬底材料层104可以通过扩散、离子注入和/或其它合适的技术生成。在另外的实施例中，第二 n型衬底材料层104可以被省略掉。如图2A所示，所示实施例的工艺流程包括在可选的第二 n型衬底材料层104上淀积n型外延层106，该淀积步骤可通过化学气相淀积法(CVD)、等离子增强化学气相淀积法(PECVD)、原子层淀积法(ALD)、液相外延法(LPE)和/或其它合适的淀积方法来加以实现。下文中的术语“外延层” 一般地但非限制性地指单晶衬底材料上的单晶薄膜或单晶层。例如，n型外延层106可以包括单晶硅层或者其它合适的掺有磷(P)、砷(As)、锑(Sb)和/或其它合适的n型杂质的半导体材料。在一个实施例中，n型外延层106具有和第二 n型衬底材料层104基本相同的掺杂浓度。在其它实施例中，n型外延层106可以具有其它所希望的掺杂浓度。如图2B所示，在淀积外延层106之后，所示实施例的工艺流程包括在外延层106上形成厚度为T (例如，大约在1000埃到1500埃之间)的第一绝缘层108。在一个实施例中，第一绝缘层108可以包括由化学气相淀积法(CVD)、热氧化法和/或其它合适的方法形成的二氧化硅材料。在其它实施例中，第一绝缘层108也可以包括旋涂玻璃、可流动氧化物、有机材料(例如树脂)和/或其它具有低杂质扩散速率的合适材料。在形成第一绝缘层108后，所示实施例的工艺流程包括在第一绝缘层108之上涂敷光刻胶130，所述涂敷步骤可以通过旋转涂敷和/或其它合适的技术实现。之后，光刻胶130可以通过图形化形成开口 132。下文中的术语“图形化”一般地但非限制性地指代通过光刻和/或其它合适的方法，将所希望的图形印在光刻胶上，之后再去除光刻胶的某些部分，使光刻胶上形成所希望的图案。尽管图2B示意出一个开口 132，但在某些实施例中，光刻胶130上可以包括任意期望数量的开口。如图2C所示，所示实施例的工艺流程包括去除第一绝缘层108和外延层106的某些部分，从而形成第一 n型柱106a和第二 n型柱106b，且使得所述第一 n型柱106a和所述第二 n型柱106b被沟道109隔开。第一 n型柱106a和第二 n型柱106b分别包括第一绝缘层108的相应部分。在图2C所示实施例中，沟道109延伸到可选的第二衬底材料层104表面而不延伸至其内。在其它实施例中，沟道109可以延伸到第二衬底材料层104之内或穿过第二衬底材料层104而延伸至第一衬底材料层102之内。尽管图2C中示出两个n型柱106a和106b，但在某些实施例中，可以形成一个，三个或者其它任意数量的n型柱。
如图2D所示，所示实施例的工艺流程包括在n型柱106a和106b的侧墙上以及在沟道109底部生成厚度为t(例如，大约为100埃到150埃之间)的第二绝缘层110。在一个实施例中，第二绝缘层110的材料为热生长的二氧化硅。在其它实施例中，第二绝缘层110的材料可以包括二氧化硅、旋涂玻璃、可流动氧化物、有机材料(例如树脂)和/或其它合适的材料。在图示实施例中，第二绝缘层110的材料同第一绝缘层108的材料相同。因此，第一绝缘层108和第二绝缘层110可以合并为一层绝缘层。在其它实施例中，第二绝缘层110的材料可以不同于第一绝缘层108。如图2E所示，所示实施例的工艺流程包括在第二绝缘层110上淀积一层具有选定杂质的掺杂层112。在一个实施例中，掺杂层112的材料可以包括掺入硼(B)、铝(Al)、镓(Ga)、铟(In)、钛(Ti)和/或其它合适的p型杂质的多晶硅。该淀积步骤可以通过低压化学气相淀积法(LPCVD)、原子层淀积法(ALD)和/或其它合适的方法实现。在其它实施例中， 掺杂层112的材料可以是掺有其它合适杂质的其它合适材料。如图2F所示，所示实施例的工艺流程还包括使掺杂层112中的p型杂质经由第二绝缘层110扩散进入n型柱106a和106b的侧墙内。在图示实施例中，第一绝缘层108的厚度大于第二绝缘层110。因此，p型杂质将只扩散进入n型柱的侧墙内，形成位于第二绝缘层110和n型柱106a之间以及位于第二绝缘层110和n型柱106b之间的p型柱114。在一个实施例中，将掺杂层112中的p型杂质进行扩散的步骤包括将衬底100加热到一定温度(例如1000°C)并持续一段时间(例如120分钟)。在其它实施例中，将掺杂层112中的p型杂质进行扩散的步骤可以包括对衬底100进行辐照和/或采用其它合适的方法。之后，掺杂层112可以通过湿法刻蚀、干法刻蚀和/或其它合适的方法来去除。如图2G所示，所示实施例的工艺流程还包括在第二绝缘层110上和沟道109中淀积第三绝缘层118，之后对多余的第一绝缘层108和第三绝缘层118进行研磨以使n型柱106a和106b的一端暴露在外。在图示实施例中，第三绝缘层118的材料同第二绝缘层110相同。这样，第二绝缘层110和第三绝缘层118可以合并在一起，如图2G中阴影线所示。在其它实施例中，第三绝缘层118的材料可以与第二绝缘层110的材料不同。后续的工艺流程步骤还可以包括制作源区、栅区、漏区和/或其它合适的组成部分以制造出类似于图I所示M0SFET10的垂直结构的M0SFET。如图2A-2G所示，在上述关于工艺步骤的实施例中，p型柱114的掺杂浓度的可控性得到了提高。根据某些传统技术，掺杂的多晶硅材料在没有任何绝缘材料隔离的情况下直接淀积到n型柱的侧墙上。而已有的经验表明，掺杂多晶硅材料同n型柱直接接触，会使P型柱的掺杂浓度对多晶硅的掺杂浓度和扩散时间及温度非常敏感，难于控制。在前述的几个实施例中，掺杂层112和n型柱106a，106b分隔开来，能降低掺杂扩散工艺对扩散时间和/或温度的敏感性，并可通过调整第二绝缘层110 (例如热氧化的二氧化硅)的厚度，来控制P型柱的掺杂浓度。因此，P型柱的掺杂浓度的可控性得到了提高。前述几个实施例的另一特点在于，由于第二绝缘层110可以在湿法刻蚀中作为掩蔽层，因而可以通过低成本工艺(例如湿法刻蚀)来去除多晶硅。举例来说，湿法刻蚀剂(例如四甲基氢氧化氨，TMAH)对硅和多晶硅的刻蚀速率远大于对二氧化硅的刻蚀速率，因而可作为去除多晶硅层的方法，且该方法具有便宜和可重复的优点。虽然图2F和2G示出p型杂质侧向(沟道109底部)延伸至可选的第二 n型衬底层104内，但在某些实施例中，至少一部分侧向延伸的p型杂质可以被去除。例如，如图3A所示，在去除图2F中的掺杂层112的工艺步骤之后，在某些实施例中，工艺流程可以包括对可选第二 n型衬底层104进行沟槽刻蚀以去除至少一部分侧向延伸的p型杂质。进行该类沟槽刻蚀可以不需要任何光刻掩蔽层，而是使用对硅的刻蚀速率大于对第一绝缘层108和第二绝缘层110的刻蚀速率的反应离子刻蚀法(RIE)和/或其它合适的方法。如图3B所示，之后的工艺流程还可以包括在第二绝缘层110和沟道109上(如图2F所示)淀积第三绝缘层118以及研磨掉多余的第一绝缘层108和多余的第三绝缘层118以使n型柱106a和106b的一端暴露在外。在图3B所示实施例中，第三绝缘层118的材料同第二绝缘层110相同。这样，第二绝缘层110和第三绝缘层118可以合并在一起，如图3B中阴影线所示。在其他实施例中，第三绝缘层118的材料也可以和第二绝缘层110不相同。在其它实施例中，工艺流程还可以包括在p型杂质扩散过程中，阻止P型杂质侧向延伸。例如，如图4A所示，在图2D所示的生成第二绝缘层110的工艺步骤之后，某些实施例中的工艺流程可包括在第二绝缘层110上淀积阻挡层120 (例如氮化硅)。之后，可以使用无需光刻掩蔽层的刻蚀方法，例如，各向异性刻蚀技术和/或其它合适的技术仅仅从水 平表面上完全刻蚀掉阻挡层120。该各向异性刻蚀技术和/或其它合适的技术也可以实现对绝缘层108和110的刻蚀速率小于对阻挡层120刻蚀速率。这样就从沟道109底部去除了阻挡层120的侧向延伸部分。接下来的工艺流程可以包括通过采用如热氧化等方法以增加第二绝缘层110侧向延伸部分122的厚度。侧墙方向上的热氧化会被阻挡层120阻止或者至少被削弱，这样，将使得侧墙方向上第二绝缘层110的厚度基本不会增加，而位于沟道109底部的第二绝缘层110的厚度将会足够大(例如，大约400埃到1000埃之间)，以完全阻止或者至少减弱来自于掺杂层112的任何杂质扩散进入可选的第二 n型衬底层104。之后，阻挡层120可以在图2E所示的淀积掺杂层112的工艺步骤之前被去除掉。例如，使用湿法刻蚀来去除包含氮化硅的阻挡层120，而基本不刻蚀到下方的绝缘层110。在完成如图2F和2G所示的后续工艺步骤之后，由于第二绝缘层110的侧向延伸部分的厚度增大，足以阻止或者减弱P型杂质的扩散通过，所以可以生成如图4B所示的无纵向延伸部分的P型柱114。图5是依照前述实施例所示工艺步骤制成的垂直结构MOSFET 150的示意图。如图5所示，MOSFET 150包括漏极140，所述漏极140耦接至n型漏区102且位于漏区102底部，该n型漏区102为n+型衬底，其电阻率约在0. 001Q/cm到0. IQ/cm之间。可选的n型层104位于漏区102之上，其厚度大约在Ium到IOum之间，其掺杂浓度大约为IXlO14 cm_3到IX IO16CnT3之间。漂移区142位于n型层104之上。源极130与n+型源区132和p型体区134耦接。栅极138位于栅氧化层136上方，与源极130隔开。漂移区142包括并列在一起的p型柱114和n型柱106，该p型柱114和n型柱106组成“超结”结构。p型柱114和n型柱106具有特定的掺杂浓度，以使得p型柱和n型柱在平衡时至少能够在横向上基本互相耗尽。例如，水平方向上的体电荷面密度范围在约IXlO12 和 2 X IO12CnT2 之间。绝缘区118同样与p型柱114并列。绝缘区118包含介质材料，因此不会贡献任何电荷，也不会破坏漂移区142的电荷平衡。因而MOSFET 150在源区132和漏区102之间具有较高的击穿电压。当导通时，n型柱106和跨越p型体区134的导电沟道在漏区102和源区132之间形成导电沟道。关于MOSFET 150的实施例的特点之一是在绝缘区118的下方没有任何p型掺杂层。该区域任何P型掺杂层的存在都可能会扰乱位于漂移区142内的n型柱106和p型柱114之间的电荷平衡。为缓解或解决这一问题，现有技术中基于沟道的超结MOSFET器件设计通常采用了一直延伸P型柱直至重掺杂漏区的办法。但是，在MOSFET 150中，p型柱114和漏区102之间可以有一层轻掺杂的n型层104存在，以使MOSFET具有更好的性能。应该了解，上文中对本发明具体实施例的描述，是为了在此处提供说明。但是，在本发明范围以内，可以存在各种修改。某个实施例中的一些组成部分，可以添加在其它实施 例中，或者替代其它实施例中的某些组成部分。本发明所公开的实施例的其他变化和修改并不超出本发明的精神和保护范围。
权利要求
1.一种垂直结构功率器件，包括 漏区，所述漏区包括具有第一导电类型的第一半导体材料； 漂移区，所述漂移区与所述漏区邻接且所述漂移区包括η型柱、P型柱和绝缘区，所述η型柱、P型柱和绝缘区相互并列； 过渡区，所述过渡区位于所述漏区和漂移区之间； 体区，所述体区包括具有第二导电类型的第二半导体材料，所述第二导电类型同所述第一导电类型相反，所述体区和所述漏区被所述漂移区隔开； 源区，所述源区具有第一导电类型且位于所述体区内，所述源区同所述漂移区隔开。
2.根据权利要求I所述的器件，其特征在于，其中所述P型柱具有均匀宽度。
3.根据权利要求I所述的器件，其特征在于，其中所述过渡区包括具有所述第一导电类型的半导体材料。
4.根据权利要求I所述的器件，其特征在于，其中所述过渡区包括具有所述第一导电类型的半导体材料且其掺杂浓度比所述漏区至少低一个数量级。
5.根据权利要求I所述的器件，其特征在于，其中所述第一导电类型为η型，所述第二导电类型为P型。
6.根据权利要求I所述的器件，其特征在于，其中所述器件还包括 漏极，耦接至所述漏区且位于所述漏区底部； 源极，与所述源区和所述体区耦接。
7.根据权利要求I所述的器件，其特征在于，其中所述绝缘区包含介质材料。
8.根据权利要求I所述的器件，其特征在于，其中所述过渡区的厚度在Ium到IOum之间。
9.根据权利要求I所述的器件，其特征在于，其中所述过渡区的掺杂浓度为IX IO14CnT3到 I X IO16Cm 3 之间。
10.根据权利要求I所述的器件，其特征在于，其中所述漏区的电阻率在O.ΟΟΙΩ/crn到O. I Ω /cm 之间。
全文摘要
本发明公开了一种垂直结构功率器件，其目的是以更低成本提供更高性能的功率器件，本发明中，垂直结构功率器件包括漏区，所述漏区包括具有第一导电类型的第一半导体材料；漂移区，所述漂移区与所述漏区邻接且所述漂移区包括n型柱、p型柱和绝缘区，所述n型柱、p型柱和绝缘区相互并列；过渡区，所述过渡区位于所述漏区和漂移区之间；体区，所述体区包括具有第二导电类型的第二半导体材料，所述第二导电类型同所述第一导电类型相反，所述体区和所述漏区被所述漂移区隔开；源区，所述源区具有第一导电类型且位于所述体区内，所述源区同所述漂移区隔开。
文档编号H01L29/06GK102738242SQ201210220160
公开日2012年10月17日 申请日期2010年9月26日 优先权日2009年10月8日
发明者唐纳德·R·迪斯尼, 邢正人 申请人:成都芯源系统有限公司