半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
示例性实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维(3D)非易失性存储器件及其制造方法。
背景技术：
非易失性存储器件即使在电源已经被终止时也能保留数据。随着建立2D存储器 件——以单层的形式在硅衬底上制造存储器单元——的集成度达到极限，提出了 3D非易失性存储器件，其中将存储器单元垂直地层叠在硅衬底上。3D非易失性存储器件包括层叠结构，在每个层叠结构中，将多层字线层叠以便层叠存储器单元。在这种情况下，存在有在制造存储器件的过程中层叠结构倾斜或倒塌的问题。

发明内容
本发明的各种实施例涉及一种适用于防止层叠结构倾斜或倒塌的半导体器件及其制造方法。根据本公开的一个方面的半导体器件包括每个被配置成包括沟道对的存储块，每个所述沟道包括形成在存储块的管道栅中的管道沟道，以及与管道沟道相耦接的漏侧沟道和源侧沟道；第一缝隙，所述第一缝隙位于与其它的存储块相邻的存储块之间；以及第二缝隙，所述第二缝隙位于每个沟道对的源侧沟道与漏侧沟道之间。根据本公开的另一方面的半导体器件包括每个被配置成包括从衬底突出的沟道的存储块；至少一个第一缝隙，所述至少一个第一缝隙位于存储块的减薄区域中；至少一个第二缝隙，所述至少一个第二缝隙位于沟道之间；以及第三缝隙，所述第三缝隙位于彼此相邻的存储块之间。根据本公开的一个方面的制造半导体器件的方法包括以下步骤实质地在每个管道栅之上交替地形成第一材料层和第二材料层；形成沟道，每个沟道包括形成在管道栅中的管道沟道以及被形成为实质地穿过第一材料层和第二材料层并与管道沟道相耦接的漏侧沟道和源侧沟道对；刻蚀第一材料层和第二材料层以形成位于彼此相邻的存储块之间的第一缝隙；将第一绝缘层填充在第一缝隙中；刻蚀第一材料层和第二材料层以形成位于源侧沟道和漏侧沟道对之间的第二缝隙；将暴露于第二缝隙的第二材料层凹陷；以及将层间绝缘层或导电层填充在第二材料层的凹陷区域中。根据本公开的另一方面的制造半导体器件的方法包括以下步骤实质地在衬底之上交替地形成第一材料层和第二材料层；形成从衬底突出并被形成为实质地穿过第一材料层和第二材料层的沟道；刻蚀第一材料层和第二材料层以形成位于每个存储块的减薄区域中的至少一个第一缝隙；将第一绝缘层填充在第一缝隙中；刻蚀第一材料层和第二材料层以形成位于沟道之间的至少一个第二缝隙；将暴露于第二缝隙的第二材料层凹陷；以及将层间绝缘层或导电层填充在第二材料层的凹陷区域中。


图I是根据本公开的第一至第五实施例的3D非易失性存储器件的立体图；图2是根据本公开的第一至第五实施例的3D非易失性存储器件的布局图；图3是根据本公开的第一实施例的3D非易失性存储器件的布局图；图4A至图4F是说明制造根据本公开的第一实施例的3D非易失性存储器件的方法的截面图； 图5是根据本公开的第二实施例的3D非易失性存储器件的布局图；图6A至6F是说明制造根据本公开的第二实施例的3D非易失性存储器件的方法的截面图；图7A至7C是根据本公开的第三至第五实施例的3D非易失性存储器件的布局图；图8是根据本公开的第六至第二十实施例的3D非易失性存储器件的立体图；图9A至图90是根据本公开的第六至第二十实施例的3D非易失性存储器件的布局图；图10是根据本公开的第二i^一至第二十四实施例的3D非易失性存储器件的立体图；图11是根据本公开的第二i^一至第二十四实施例的3D非易失性存储器件的布局图；图12是根据本公开的第二i^一实施例的3D非易失性存储器件的布局图；图13A和图13B是说明制造根据本公开的第二十一实施例的3D非易失性存储器件的方法的截面图；图14A至14C是根据本公开的第二十二至第二十四实施例的3D非易失性存储器件的布局图；图15说明根据本公开的一个实施例的存储系统的结构；以及图16说明根据本公开的一个实施例的计算系统的结构。
具体实施例方式在下文中，将参照附图来详细地描述本公开的各种实施例。提供附图以允许本领域技术人员理解本公开的实施例的范围。然而，应当指出本发明的主旨不局限于本文所列的实施例，本领域技术人员及理解本发明的人可以通过增加、修改和去除本发明主旨内的部件而容易地实现逆向发明以及本发明的主旨所包括的其它实施例，但是这些都要被解释成包括在本发明的主旨中。另外，在整个附图中，相同或相似的附图标记表示实现相似的功能和作用的部分。附图并非按比例绘制，并且在某些情况下，为了清楚地说明实施例的特征，可能对比例做夸大处理。在本说明书中，使用了特定术语。使用这些术语是为了描述本发明，而不是用于限制意义或限定本发明的范围。在本说明书中，“和/或”表示包括置于“和/或”前后的一个或更多个部件。另外，“连接/耦接”表示一个部件直接与另一个部件耦接或经由另一个部件间接耦接。在本说明书中，只要不在句子中特意提及，则单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”表示存在或增加一个或更多个部件、步骤、操作以及元件。图I是根据本公开的第一至第五实施例的3D非易失性存储器件的立体图。应当指出为了便于描述，在图I中未示出层间绝缘层或导电层，并且为了简单起见，在图I中仅示出与两个存储串(string)相关的两个存储串STl和STO以及元件。结合第一至第五实施例来描述存储串STl和STO被布置成U形的3D非易失性存储器件的结构以及制造所述3D非易失性存储器件的方法。如图I所示，根据本公开的第一至第五实施例的3D非易失性存储器件包括沟道CH，所述沟道CH包括形成在管道栅(pipe gate) PG中的管道沟道(pipe channel) P_CH，以 及通过管道沟道P_CH与漏侧沟道D_CH耦接的源侧沟道S_CH。沿第二方向11-11’彼此相邻的存储串STO和STl的源侧沟道S_CH与一个源极线SL耦接。存储串STO和STl中的沿第二方向Π-ΙΙ’与源侧沟道S_CH相邻的漏侧沟道与一个位线BL耦接。3D非易失性存储器件还包括源侧字线S_WL和漏侧字线D_WL，所述源侧字线S_WL被层叠成多层并被形成为大体包围源侧沟道S_CH，所述漏侧字线D_WL被层叠成多层并被形成为大体包围漏侧沟道D_CH。源侧字线S_WL和漏侧字线D_WL借助于位于源侧沟道S_CH和漏侧沟道D_CH之间的缝隙而彼此分开。源极选择线SSL位于源侧字线S_WL之上，漏极选择线DSL位于漏侧字线D_WL之上。沿第二方向11-11’彼此相邻的存储串STO和STl的源侧字线S_WL、源极选择线SSL、漏侧字线D_WL以及漏极选择线DSL可以相耦接或可以通过缝隙彼此分开。图I示出以下实例沿第二方向11-11’彼此相邻的存储串STO和STl的源侧字线S_WL和源极选择线SSL彼此耦接，而沿第二方向11-11’彼此相邻的存储串STO和STl的漏侧字线D_WL和漏极选择线DSL通过缝隙彼此分开。另外，沿第二方向11-11’彼此相邻的存储串STO和STl的漏侧字线D_WL和漏极选择线DSL可以彼此耦接，而沿第二方向11-11’彼此相邻的存储串STO和STl的源侧字线S_WL和源极选择线SSL可以通过缝隙彼此分开。在一些实施例中，如果位于彼此相邻的漏侧沟道D_CH或彼此相邻的源侧沟道S_CH之间的缝隙被形成为具有与选择线SL相同的深度，则沿第二方向11-11’彼此相邻的存储串STO和STl的源侧字线S_WL或漏侧字线D_WL可以彼此耦接，而沿第二方向11-11’彼此相邻的存储串STO和STl的源极选择线SSL或漏极选择线DSL可以彼此分开。图2是根据本公开第一至第五实施例的3D非易失性存储器件的布局图。图2是图I的3D非易失性存储器件的布局图。在图2中，附图标记“30”表示交替地层叠层间绝缘层和导电层的区域，附图标记“31”表示交替地沉积层间绝缘层和牺牲层的区域。此外，符号“ST”表示存储串，符号“CT”表示与接触焊盘耦接的接触插塞。如图2所示，根据本公开的第一至第五实施例的3D非易失性存储器件包括第一缝隙SI至第六缝隙S6中的至少两个，并且可以使用第一缝隙SI至第六缝隙S6的各种组合。具体地，在本公开中，在将绝缘层填充到通过初次缝隙形成工艺形成的初次缝隙中之后，执行二次缝隙形成工艺。因此，是否先形成第一缝隙SI至第六缝隙S6中的任何一个并再形成第一缝隙SI至第六缝隙S6的任何一个是可以以各种方式改变的。在形成缝隙的工艺中，可以形成一个缝隙，或者可以同时或基本同时形成两个或更多个缝隙。第一缝隙SI位于与其它的存储块相邻的存储块MB之间，并被配置成将彼此相邻的存储块分开。这里，每个存储块MB包括单元区域，所述单元区域被配置成具有布置在其中的存储串；减薄(slimming)区域，所述减薄区域被设置在单元区域的上侧和下侧，并且被配置成具有布置在其中的接触焊盘。因此，第一缝隙SI可以被形成为具有足够的长度，使得第一缝隙SI位于彼此相邻的存储块MB的单元区域的减薄区域之间。因此，位于相邻的存储块MB的边界处的漏极选择线DSL可以通过第一缝隙SI与其它的漏极选择线DSL分开。由于在存储器件中包括了第一缝隙SI，所以可以单独地驱动位于相邻的存储块MB的边界处的漏极选择线DSL。因而，对于每个存储块MB可以容易地驱动存储器单元。
·
第二缝隙S2位于源侧沟道S_CH和漏侧沟道D_CH对之间，并且被配置成将源侧字线S_WL和漏侧字线D_WL彼此分开。第二缝隙S2可以是大体沿第一方向1-1’平行延伸的多个线形缝隙。在一些实施例中，可以通过在减薄区域的周缘耦接多个线性缝隙来形成大体锯齿形的第二缝隙S2，诸如图4C所示的。第三缝隙S3可以位于彼此相邻的漏侧沟道D_CH或彼此相邻的源侧沟道S_CH之间。如果第三缝隙S3位于相邻的漏侧沟道D_CH之间，则沿第二方向11-11’彼此相邻的存储串的漏侧字线D_WL和漏极选择线DSL彼此分开。如果第三缝隙S3位于相邻的源侧沟道S_CH之间，则沿第二方向11-11’彼此相邻的存储串的源侧字线S_WL和源极选择线SSL彼此分开。第四缝隙S4位于相邻的漏侧沟道D_CH之间或相邻的源侧沟道S_CH之间，并且深度被形成到仅将选择线DSL和SSL彼此分开的程度。因而，仅将沿第二方向11-11’彼此相邻的存储串的选择线DSL和SSL彼此分开，而相邻的存储串的字线D_WL和S_WL相耦接。第五缝隙S5可以位于减薄区域内、在减薄区域的周缘、或在减薄区域内及减薄区域的周缘。此外，可以以线形来形成第五缝隙S5，或者可以以具有突部的线形来形成第五缝隙S5。一般地，一个存储块MB包括上减薄区域和下减薄区域。可以在上减薄区域和下减薄区域中都形成第五缝隙S5，或可以在上减薄区域或下减薄区域中的一个中形成第五缝隙S5。可以在初次缝隙形成工艺中形成第五缝隙S5，或者可以在二次缝隙形成工艺中形成第五缝隙S5。例如，如果在初次缝隙形成工艺中形成第五缝隙S5，则在将牺牲层凹陷的过程中可以防止形成在减薄区域中的层间绝缘层倒塌。如果在二次缝隙形成工艺中形成第五缝隙S5，则可以在减薄区域内形成接触焊盘。如果以线形形成第五缝隙S5，则第五缝隙S5设置成不与选择线(DSL或SSL)区域(见“SG边缘”)重叠。第六缝隙S6位于第一缝隙SI与减薄区域之间。如果在二次缝隙形成工艺中形成第六缝隙S6，则可以在减薄区域的两侧的边缘形成接触焊盘，如图2所示。图3是根据本公开的第一实施例的3D非易失性存储器件的布局图。
如图3所示，根据本公开的第一实施例的3D非易失性存储器件包括多个第一缝隙SI，所述多个第一缝隙SI位于相邻的存储块之间；多个第二缝隙S2，所述多个第二缝隙S2位于源侧沟道S_CH和漏侧沟道D_CH对之间；多个第三缝隙S3，所述多个第三缝隙S3位于相邻的漏侧沟道D_CH之间；以及多个第六缝隙S6，所述多个第六缝隙S6位于第一缝隙SI与减薄区域之间。在这种结构中，形成在相邻的存储块的边界处的漏极选择线DSL可以通过第一缝隙SI彼此分开。沿第二方向11-11’彼此相邻的存储串的漏侧字线0_11^与漏极选择线DSL可以借助于插入在它们之间的第三缝隙S3彼此分开。可以通过第六缝隙S6在减薄区域的两侧的边缘形成接触焊盘。图4A至图4F是说明制造根据本公开的第一实施例的3D非易失性存储器件的方法的截面图。图4A至图4F示出沿着图3的线A-A’截取的3D非易失性存储器件的截面图。如图4A所示，在衬底60之上形成第一层间绝缘层61和用于管道栅的导电层。刻 蚀用于管道栅的导电层以形成管道栅62。通过将绝缘层63填充在用于管道栅的导电层已被刻蚀的区域中而将相邻的存储块MB的管道栅62彼此分开。在通过刻蚀管道栅62形成沟槽之后，将牺牲层(未示出)填充在沟槽中。可以在其中填充有牺牲层的管道栅62上形成覆盖层(未示出)。覆盖层可以在随后形成缝隙的工艺中用作刻蚀停止层。如果覆盖层包括导电层，则与仅形成管道栅62的情况相比，可以改善流经管道沟道的单元电流。在已经填充有牺牲层的管道栅62之上交替地形成第一材料层64和第二材料层65。第一材料层64和第二材料层65的数目由要层叠的存储器单元的数目来确定。第一材料层64用于形成字线或选择线。第二材料层65用于将层叠的字线和层叠的选择线彼此分开。第一材料层64和第二材料层65中的每个由具有高刻蚀选择性的材料组成。例如，第一材料层64可以包括诸如多晶硅层的导电层，第二材料层65可以包括诸如氧化物层的绝缘层。第一材料层64可以包括诸如掺杂多晶娃层或掺杂非晶娃层的导电层,第二材料层65可以包括诸如未掺杂多晶娃层或未掺杂非晶娃层的牺牲层。第一材料层64可以包括诸如氮化物层的牺牲层，第二材料层65可以包括诸如氧化物层的绝缘层。在第一实施例中，假设第一材料层64包括牺牲层，第二材料层65包括层间绝缘层。刻蚀第一材料层64和第二材料层65以形成与沟槽耦接的沟道孔对。将暴露在沟道孔对的底部的第一牺牲层去除。在沟槽和沟道孔对的内部之上顺序地形成电荷阻挡层、存储层以及隧道绝缘层(下文中由66共同表示)。通过在隧道绝缘层上形成沟道层67，在每个沟槽中形成管道沟道P_CH并且在每个沟道孔对中形成源侧沟道S_CH和漏侧沟道D_CH。管道沟道P_CH、源侧沟道S_CH以及漏侧沟道D_CH可以具有它们完全被填充在沟槽中的结构，或中心区域开放的结构。在本实施例中,将管道沟道P_CH、源侧沟道5_01以及漏侧沟道0_01说明为具有中心区域开放的结构。在这种情况下，将绝缘层68填充在开放的中心区域中。在将绝缘层68凹陷到特定的深度之后，可以将导电插塞69填充在凹陷的区域中。
接着，刻蚀第一材料层64和第二材料层65以形成位于相邻的存储块MB之间的多个第一缝隙SI。在形成第一缝隙SI时，可以形成位于相邻的漏侧沟道D_CH之间的多个第三缝隙S3。管道栅62存在于第三缝隙S3的底部，并且绝缘层63被填充在第一缝隙SI之下。在形成第三缝隙S3时，管道栅62可以起刻蚀停止层的作用，但是绝缘层63不起刻蚀停止层的作用。因而，第一缝隙SI可以被形成得比第三缝隙S3更深。如图4B所示，绝缘层70被填充在多个第一缝隙SI和多个第三缝隙S3中。绝缘层70可以由氧化物层形成。如图4C所示，刻蚀第一材料层64和第二材料层65以在每个对内形成位于源侧沟道S_CH和漏侧沟道D_CH之间的多个第二缝隙S2。尽管未示出，但是在形成多个第二缝隙S2时，也可以形成位于第一缝隙SI与减薄区域之间的多个第六缝隙S6。第二缝隙S2和第六缝隙S6可以被形成到完全暴露第一材料层64的深度。 在图4C中，分别由附图标记“64A”和附图标记“65A”来标记在形成第二缝隙S2和第六缝隙S6时刻蚀的第一材料层和第二材料层。如图4D所示，通过将暴露于多个第二缝隙S2和多个第六缝隙S6的第一材料层64A凹陷来形成字线区域和选择线区域。在绝缘层70和第二材料层65A保留填充在多个第一缝隙SI和多个第三缝隙S3的状态下，仅第一材料层64A被选择性地凹陷。在去除第一材料层64A时，填充在多个第一缝隙SI和第三缝隙S3中的绝缘层70起防止第二材料层65A倒塌的作用。如图4E所示，通过将第一导电层填充在字线区域和选择线区域中，来形成层叠成多层的字线WL和层叠成一层或更多个层的选择线DSL和SSL。在形成第一导电层以填充字线区域和选择线区域之后，可以将形成在第二缝隙S2和第六缝隙S6的底部和内壁上的第一导电层去除，从而将字线WL以及选择线DSL和SSL中的每个彼此分开。如果在未将绝缘层70填充在多个第一缝隙SI时形成第一导电层，则第一导电层可能保留在具有深的深度的第一缝隙SI中。在第一实施例中，第一导电层是在绝缘层70被填充在多个第一缝隙SI之后形成的。因而，可以防止第一导电层保留在第一缝隙SI中。尽管未示出，但被填充在减薄区域中的第一导电层形成用于将接触插塞与字线WL耦接的接触焊盘。如图4F所示，通过在已经形成字线WL以及选择线DSL和SSL的所得结构上形成第三层间绝缘层73来填充多个第二缝隙S2和多个第六缝隙S6。根据第一材料层64和第二材料层65的类型，形成第二缝隙S2和第六缝隙S6之后的工艺可以不同。如果第一材料层64由导电层形成并且第二材料层65由绝缘层形成，则可以将暴露于第二缝隙S2和第六缝隙S6的第一材料层64硅化。绝缘层73可以被填充在第二缝隙S2和第六缝隙S6中。如果第一材料层64由导电层形成并且第二材料层65由牺牲层形成，则可以将暴露于第二缝隙S2和第六缝隙S6的第二材料层65去除。绝缘层73可以被填充在已经去除了第二材料层65的缝隙和区域中。图5是根据本公开的第二实施例的3D非易失性存储器件的布局图。
如图5所示，根据本公开的第二实施例的3D非易失性存储器件具有与第一实施例相似的布局，但是取代了第一实施例的第三缝隙S3而包括第四缝隙S4。在这种结构中，在沿第二方向11-11’彼此相邻的存储串ST的漏侧字线D_WL相耦接的状态下，可以借助于插入在沿第二方向11-11’彼此相邻的存储串ST的漏极选择线DSL之间的第四缝隙S4而仅将沿第二方向11-11’彼此相邻的存储串ST的漏极选择线DSL彼此分开。图6A至6F是说明制造根据本公开的第二实施例的3D非易失性存储器件的方法的截面图。图6A至6F示出沿着图5的线B-B’截取的3D非易失性存储器件的截面图。为了简单起见，在对第二实施例的内容的描述中不再赘述第一实施例的内容。如图6A所示，在衬底80之上形成第一层间绝缘层81、管道栅82以及第一材料层84和第二材料层85，其中，借助于插入在管道栅82之间的绝缘层83而使相邻的存储块MB彼此分开，第一材料层84和第二材料层85被交替层叠在管道栅82之上。在第二实施例中，
假设第一材料层84包括牺牲层，第二材料层85包括层间绝缘层。形成沟道层87，其中每个沟道层包括形成在管道栅82中的管道沟道以及通过管道沟道与漏侧沟道相漏接的源侧沟道。沟道层87被存储层86包围。绝缘层88被填充在沟道层87的中心区域中，并且可以在绝缘层88的凹陷区域中形成导电插塞89。刻蚀第一材料层84和第二材料层85以形成多个第一缝隙SI，每个第一缝隙SI位于相邻的存储块MB之间。如图6B所示，在绝缘层90被填充到多个第一缝隙SI中之后，通过将多个第一牺牲层84和多个第二层间绝缘层85刻蚀到特定的深度来形成多个第四缝隙S4，每个第四缝隙S4位于与其它的漏侧沟道D_CH相邻的漏极侧沟道D_CH之间。第四缝隙S4被形成为深度与漏极选择线DSL大体相同。在图6B中，分别由附图标记“84A”和附图标记“85A”来表示在形成第四缝隙S4时被刻蚀的第一材料层和第二材料层。如图6C所示，绝缘层91被填充在多个第四缝隙S4中。绝缘层91可以由氧化物层形成。刻蚀第一材料层84A和第二材料层85A以形成多个第二缝隙S2，每个第二缝隙S2在每个对之内位于源侧沟道S_CH与漏侧沟道D_CH之间。尽管未示出，但是在形成多个第二缝隙S2时，也形成每个位于第一缝隙SI与减薄区域之间的多个第六缝隙S6。第二缝隙S2和第六缝隙S6的深度可以被形成到第一材料层84A被完全暴露的程度。在图6C中，分别由附图标记“84B”和附图标记“85B”来标示在形成第二缝隙S2和第六缝隙S6时被刻蚀的第一材料层和第二材料层。如图6D所示，通过将被暴露于多个第二缝隙S2和多个第六缝隙S6的第一材料层84B凹陷来形成字线区域和选择线区域。仅选择性地将第一材料层84B凹陷而第二材料层85B保留。被填充在多个第一缝隙SI和第四缝隙S4中的绝缘层90和91起防止第二材料层85B倒塌的作用。如图6E所示，通过将第一导电层填充在字线区域和选择线区域中来形成字线WL以及选择线DSL和SSL。如图6F所示，大体在已经形成字线WL以及选择线DSL和SSL之处的上方形成第三层间绝缘层94，由此填充多个第二缝隙S2和多个第六缝隙S6。可以根据第一材料层84和第二材料层85的类型来改变形成第二缝隙S2和第六缝隙S6之后的工艺。图7A至图7C是根据本公开的第三至第五实施例的3D非易失性存储器件的布局图。图7A是根据本公开的第三实施例的3D非易失性存储器件的布局图。如图7A所示，根据本公开的第三实施例的3D非易失性存储器件具有与第一实施例相似的布局，但是还包括在第一实施例的上减薄区域或下减薄区域中的至少一个之内形成的一个或更多个第五缝隙S5。
在第三实施例中，在初次缝隙形成工艺中形成第一缝隙SI、第三缝隙S3以及一个或更多个第五缝隙S5之后，可以实质地填充绝缘层。在二次缝隙形成工艺中形成第二缝隙
S2和第六缝隙S6之后，可以实质地将第二牺牲层凹陷。在去除第二牺牲层时，被填充到一个或更多个第五缝隙S5中的绝缘层可以有效地防止形成在上减薄区域中的多个第二层间绝缘层倒塌。图7B是根据本公开的第四实施例的3D非易失性存储器件的布局图。参见图7B，根据本公开的第四实施例的3D非易失性存储器件具有与第一实施例相似的布局，但是取代了在第一实施例中使用的第六缝隙S6，还包括在上减薄区域或下减薄区域中的至少一个之内形成的一个或更多个第五缝隙S5。在第四实施例中，在初次缝隙形成工艺中形成第一缝隙SI和第三缝隙S3之后，可以实质地填充绝缘层。接着，在二次缝隙形成工艺中形成第二缝隙S2以及一个或更多个第五缝隙S5之后，可以实质地将第二牺牲层凹陷。可以通过一个或更多个第五缝隙S5在上减薄区域或下减薄区域中的至少一个之内形成接触焊盘。图7C是根据本公开的第五实施例的3D非易失性存储器件的布局图。如图7C所示，根据本公开的第五实施例的3D非易失性存储器件具有与第一实施例相似的布局，但是还包括在第一实施例中的上减薄区域或下减薄区域中的至少一个之内形成的一个或更多个缝隙S5。在第五实施例中，在初次缝隙形成工艺中形成第一缝隙SI和第三缝隙S3之后，可以实质地填充绝缘层。在二次缝隙形成工艺中形成第二缝隙S2、一个或更多个第五缝隙S5以及第六缝隙S6之后，可以实质地将第二牺牲层凹陷。通过第六缝隙S6在上减薄区域的两侧的边缘上形成第一接触焊盘，并且通过一个或更多个第五缝隙S5在下减薄区域内形成第二接触焊盘。图8是根据本公开的第六至第二十实施例的3D非易失性存储器件的立体图。应当指出为了便于描述，未在图8中示出层间绝缘层，并且为了简单起见，在图8中仅示出与两个存储串相关的两个存储串STl和STO和元件。如图8所示，根据本公开的第六至第十四实施例的3D非易失性存储器件具有与图I所示的3D非易失性存储器件相似的结构，但是与图I的3D非易失性存储器件的区别在于沿着第二方向ΙΙ-ΙΓ延伸并且以锯齿形(zigzag)形成的一个存储串列与至少两个位线BLO和BLI耦接。更具体地，包括在一个存储串列中的存储串STO和STl被大体布置成沿第一方向1-1’彼此交错的形式，并且与至少两个位线BLO和BLl耦接。图8示出存储串STO与位线BLO耦接并且存储串STl与位线BLl耦接的实例。图9A至图91是根据本公开的第六至第十四实施例的3D非易失性存储器件的布局图。图9A是根据本公开的第六实施例的3D非易失性存储器件的布局图。如图9A所示，根据本公开的第六实施例的3D非易失性存储器件包括一个存储串列，所述一个存储串列沿第二方向11-11’以锯齿形(①)延伸；多个第一缝隙Si，每个第一缝隙SI位于与其它的存储块相邻的存储模块MB之间；多个第二缝隙S2，每个第二缝隙S2位于源侧沟道S_CH和漏侧沟道D_CH之间；多个第四缝隙S4，每个第四缝隙S4位于与其它的漏侧沟道D_CH相邻的漏极侧沟道D_CH之间；以及多个第六缝隙S6，每个第六缝隙S6位 于第一缝隙SI与上减薄区域或下减薄区域之间。在第六实施例中，在初次缝隙形成工艺中形成第一缝隙SI之后，可以实质地填充绝缘层。在形成第四缝隙S4之后，可以实质地填充绝缘层。在二次缝隙形成工艺中形成第二缝隙S2和第六缝隙S6之后，可以实质地将第二牺牲层凹陷。图9B是根据本公开的第七实施例的3D非易失性存储器件的布局图。如图9B所示，根据本公开的第七实施例的3D非易失性存储器件具有与第六实施例相似的布局，但是还包括在第六实施例的上减薄区域或下减薄区域中的至少一个之内形成的一个或更多个第五缝隙S5。可以在与大体以锯齿形布置的第二缝隙S2的凹部相邻的位置形成一个或更多个第五缝隙S5。上减薄区域和下减薄区域可以包括位于不同位置的多个第五缝隙S5。在第七实施例中，在初次缝隙形成工艺中形成第一缝隙SI和一个或更多个第五缝隙S5之后，可以实质地填充绝缘层。在形成第四缝隙S4之后，可以实质地填充绝缘层。在二次缝隙形成工艺中形成第二缝隙S2和第六缝隙S6之后，可以实质地将第二牺牲层凹陷。图9C是根据本公开的第八实施例的3D非易失性存储器件的布局图。如图9C所示，根据本公开的第八实施例的3D非易失性存储器件具有与第七实施例相似的布局，但是取代了第四缝隙S4而是包括第三缝隙S3。在第八实施例中，在初次缝隙形成工艺中形成第一缝隙SI、第三缝隙S3以及第五缝隙S5之后，可以实质地填充绝缘层。在二次缝隙形成工艺中形成第二缝隙S2和第六缝隙S6之后，可以实质地将第二牺牲层凹陷。图9D是根据本公开的第九实施例的3D非易失性存储器件的布局图。如图9D所示，根据本公开的第九实施例的3D非易失性存储器件包括多个第一缝隙SI，每个第一缝隙SI位于与其它的存储块相邻的存储模块MB之间；多个第二缝隙S2，所述多个第二缝隙S2位于源侧沟道S_CH和漏侧沟道D_CH之间；一个或更多个第五缝隙S5，所述一个或更多个第五缝隙S5形成在上减薄区域或下减薄区域中的至少一个之内；以及第六缝隙S6，每个第六缝隙S6位于第一缝隙SI与上减薄区域或下减薄区域之间。第五缝隙S5可以位于减薄区域的边缘并且大体以线形形成。在第九实施例中，在初次缝隙形成工艺中形成第一缝隙SI和一个或更多个第五缝隙S5之后，可以实质地填充绝缘层。在二次缝隙形成工艺中形成第二缝隙S2和第六缝隙S6之后，可以实质地将第二牺牲层凹陷。图9E是根据本公开的第十实施例的3D非易失性存储器件的布局图。如图9E所示，根据本公开的第十实施例的3D非易失性存储器件具有与第九实施例的3D非易失性存储器件相似的布局，但是与第九实施例的区别在于第五缝隙S5的形状。第五缝隙S5可以大体被形成为具有一个或更多个突部的线。突部可以向接触焊盘突出，并且接触插塞可以位于突部之间。具体地，接触插塞可以位于突部之间的凹部内。形成在上减薄区域内的第五缝隙S5与形成在下减薄区域内的第五缝隙S5可以具有相同的形状或不同的形状。在第十实施例中，可以用与第九实施例相同的顺序来形成缝隙。图9F是根据本公开的第十一实施例的3D非易失性存储器件的布局图。
·
如图9F所示，根据本公开的第十一实施例的3D非易失性存储器件具有与第九实施例的3D非易失性存储器件相似的布局，但是与第九实施例的区别在于第五缝隙S5A和S5B的形状。更具体地，第五缝隙S5A和S5B可以大体沿着第一方向1_1’平行延伸，并且每个可以形成为线。可以在初次缝隙形成工艺中形成第五缝隙S5A，并且可以在二次缝隙形成工艺中形成其余的第五缝隙S5B。接触焊盘被形成到在二次缝隙形成工艺中所形成的第五缝隙S5B的两侧。在上减薄区域或下减薄区域中的至少一个之内形成接触焊盘。在第^^一实施例中，在初次缝隙形成工艺中形成第一缝隙SI和第五缝隙S5A之后，可以实质地填充绝缘层。在二次缝隙形成工艺中形成第二缝隙S2、其余的第五缝隙S5B以及第六缝隙S6之后，可以实质地将第二牺牲层凹陷。图9G是根据本公开的第十二实施例的3D非易失性存储器件的布局图。如图9G所示，根据本公开的第十二实施例的3D非易失性存储器件具有与第十一实施例的3D非易失性存储器件相似的布局，但是与第i^一实施例的区别在于第五缝隙S5的形状。第五缝隙S5A中的每个大体形成具有突部的线，并且其余的第五缝隙S5B中的每个大体形成线。位于减薄区域的边缘的第五缝隙S5A中的每个具有向接触焊盘突出的突部，并且由区域31分开的第五缝隙S5A可以大体具有对称形状。S卩，由区域31分开的相邻的第五缝隙S5A中的每个可以具有沿大体相反的方向突出的突部。位于减薄区域的中心部分处的第五缝隙S5B可以大体形成线。在第十二实施例中，可以用与第—^一实施例相同的顺序来形成缝隙。图9H是根据本公开的第十三实施例的3D非易失性存储器件的布局图。如图9H所示，根据本公开的第十三实施例的3D非易失性存储器件具有与第十一实施例的3D非易失性存储器件相似的布局，但与第^ 实施例的区别在于第五缝隙S5A和S5B的形状。第五缝隙S5A中的一些被形成为大体以沿着第二方向11-11’平行延伸的交替的线形，并且其余的第五缝隙S5B具有大体沿着第一方向1-1’延伸的线形。第五缝隙S5A和S5B中的每个可以位于接触焊盘之间。在第十三实施例中，可以用与第十一实施例中相同的顺序来形成缝隙。图91是根据本公开的第十四实施例的3D非易失性存储器件的布局图。如图91所示，根据本公开的第十四实施例的3D非易失性存储器件具有与第十三实施例的3D非易失性存储器件相似的布局，但是与第十三实施例的3D非易失性存储器件的区别在于第五缝隙S5的形状。第五缝隙S5中每个具有以下形式其中大体沿着第一方向1-1’延伸的第一线图案和大体沿着第二方向II-II’平行延伸的第二线图案大体上彼此相交叉，并且其余的第五缝隙S5B中的每个具有大体沿着第一方向I-Γ延伸的线形。在上减薄区域内形成的第五缝隙S5A和在下减薄区域内形成的第五缝隙S5A可以具有不同的形状。根据S5A是否与大体以锯齿形布置的第二缝隙S2的凹部和突部相邻，第五缝隙S5A可以具有不同的形状。例如，在上减薄区域内形成的第五缝隙S5A具有如下形式沿着第一方向1-1’延伸的线图案因为其与第二缝隙S2的凹部和突部相邻而突出。在下减薄区域内形成的第五缝隙S5A具有如下形式沿着第一方向1-1’延伸的线图案因为其不与第二缝隙S2的凹部和突部相邻而不突出。在第十四实施例中，可以用与第十一实施例相同的顺序来形成缝隙。其余的第五缝隙S5B具有大体沿着第一方向1-1’延伸的线形。图9J是根据本公开的第十五实施例的3D非易失性存储器件的布局图。如图9J所示，根据本公开的第十五实施例的3D非易失性存储器件具有与第十三实施例相似的布局，但是与第十三实施例的区别在于第五缝隙S5A和S5B的数目。例如，大体沿着第二方向11-11’延伸的第五缝隙S5A被布置成每组包括四个缝隙S5A的组，并且第五缝隙S5A总共形成六组，每个减薄区域形成三组。此外，大体沿着第一方向1-1’延伸的每个第五缝隙S5B可以形成在所有的组之间或者可以形成在一些组之间。如果如第十五实施例那样所有的第五缝隙S5B被形成在彼此相邻的组之间，则可以经由第五缝隙S5B而将层叠在减薄区域中的第一材料层充分地凹陷。这里，由于使用掩埋在第五缝隙S5A中的绝缘层作为支持，可以形成具有足够尺寸的接触焊盘，这是因为可以将减薄区域的第一材料层完全去除。此外，由于一般在减薄区域中形成接触焊盘，所以可以在第五缝隙S5A之间形成接触插塞CT。供作参考，第十五实施例示出第一缝隙SI大体上具有线形，所述线形大体具有一致的宽度。然而，如在以上描述的实施例中，第一缝隙SI可以被形成为在减薄区域中具有相对宽的宽度，但是在单元区域中还具有相对窄的宽度。可以用与第十一实施例中相同的顺序来形成第十五实施例中的缝隙。图9K是根据本公开的第十六实施例的3D非易失性存储器件的布局图。如图9K所示，根据本公开的第十六实施例的3D非易失性存储器件具有与第十五实施例相似的布局，但是与第十五实施例的区别在于第五缝隙S5B的数目。可以在由第五缝隙S5A产生的相邻的组中的一些之间形成大体沿着第一方向1-1’延伸的第五缝隙S5B。可以在二次缝隙形成工艺中形成第五缝隙S5B，并且第五缝隙S5B可以被用于去除第一材料层。根据第十六实施例，第一材料层可以保留在未形成第五缝隙S5B的区域中(即，见附图标记“31”)。可以用与第十一实施例中相同的顺序来形成第十六实施例中的缝隙。图9L是根据本公开的第十七实施例的3D非易失性存储器件的布局图。如图9L所示，根据本公开的第十七实施例的3D非易失性存储器件具有与第十六实施例相似的布局，但是与第十六实施例的区别在于第五缝隙S5A的长度。例如，大体沿着第二方向Π-ΙΙ’延伸的第五缝隙S5A中的一些可以具有比其它的其余缝隙S5A相对更长的长度。在这个实施例中，第一材料层可以大体保留在形成有具有更长长度的第五缝隙S5A的区域中(即，见附图标记“31”)。可以用与第十一实施例中相同的顺序来形成第十七实施例中的缝隙。图9M是根据本公开的第十八实施例的3D非易失性存储器件的布局图。如图9M所示，根据本公开的第十八实施例的3D非易失性存储器件具有与第十五实施例相似的布局，但与第十五实施例的区别在于形成第五缝隙S5A的位置。例如，第五缝隙S5A中的一些大体沿着第二方向11-11’延伸，并且可以形成为与相邻的存储块的边界大体上相交叉。在这个实施例中，第五缝隙S5A可以在相邻的存储块的边界处与第一缝隙SI大体上相交叉。
此外，根据第十八实施例，可以在第五缝隙S5A之间形成接触插塞CT。具体地，不仅可以在减薄区域的边缘处形成接触插塞，也可以在减薄区域内形成接触插塞。可以用与第十一实施例中相同的顺序来形成第十八实施例中的缝隙。图9N是根据本公开的第十九实施例的3D非易失性存储器件的布局图。如图9N所示，根据本公开的第十九实施例的3D非易失性存储器件具有与第十八实施例相似的布局，但与第十八实施例的区别在于形成接触插塞的位置。根据第十九实施例，可以大体在减薄区域的边缘处形成接触插塞CT。可以用与第十一实施例中相同的顺序来形成第十九实施例中的缝隙。图90是根据本公开的第二十实施例的3D非易失性存储器件的布局图。如图90所示，根据本公开的第二十实施例的3D非易失性存储器件与第十八实施例具有相似的布局，但与第十八实施例的区别在于第五缝隙S5A中的一些所产生的形状。根据第二十实施例，第五缝隙S5A中的一些大体具有以下形状第一线图案大体沿着第一方向1-1’延伸，并且第二线图案大体沿着第二方向11-11’平行延伸以大体上彼此相交叉。此外，其余的第五缝隙S5A大体上被形成为大体沿着第二方向11-11’延伸的线形，并且被形成为与相邻的存储块的边界大体上相交叉。这里，可以在初次缝隙形成工艺中形成具有第一线图案和第二线图案彼此相交叉的形式的第五缝隙S5A。因此，第一材料层可以保留在第一线图案附近(即，见图90的附图标记“31”)。可以用与第^^一实施例中相同的顺序来形成在第二十实施例中的缝隙。图10是根据本公开的第二i^一至第二十四实施例的3D非易失性存储器件的立体图。应当指出为了便于描述，未在图10中示出层间绝缘层。如图10所示，根据本公开的第二i^一至第二十四实施例的3D非易失性存储器件可以具有实质地在包括源极线SL的衬底(未示出)之上顺序地层叠下选择线LSL、多个字线WL以及上选择线USL的结构。多个位线BLO和BLl还可以大体上被包括在上选择线USL之上。在图10中，可以沿着实质地从衬底突出的多个沟道CH中的每个来层叠多个存储器单元，因而形成从衬底垂直布置的存储串。此外，可以大体以锯齿形来形成大体上沿着第二方向11-11’延伸的一个沟道行，并且所述一个沟道行可以与至少两个位线BLO和BLl耦接。图11是根据本公开的第二i^一至第二四实施例的3D非易失性存储器件的布局图。图11是图10的3D非易失性存储器件的布局图。如图11所示，根据本公开的第二i^一至第二四实施例的3D非易失性存储器件可以包括大体沿着第二方向11-11’延伸并大体形成为锯齿形(②)的一个沟道行，并且包括第一缝隙SI至第七缝隙S7中的至少两个缝隙。具体地，可以用各种方式来组合第一缝隙SI至第七缝隙S7，可以根据各种顺序来形成缝隙，并且可以大体同时地形成缝隙中的一些。第一缝隙SI可以与减薄区域相邻地设置。第一缝隙SI可以位于减薄区域内，可以位于减薄区域的周缘，或可以位于减薄区域的内部和周缘。第一缝隙Si可以包括一个或更多个线性缝隙。可以在减薄区域的上减薄区域和下减薄区域中都形成线性缝隙，或者可以在上减薄区域或下减薄区域中的一个中形成线性缝隙。此外，可以在初次缝隙形成工艺或二次缝隙形成工艺中形成第一缝隙SI。例如，如果在初次缝隙形成工艺中形成第一缝隙Si，则可以实质地填充绝缘层、形成其它的缝隙、然后实质地将牺牲层凹陷，在将牺牲层凹陷时可以防止减薄区域的层间绝缘层倒塌。另一个例子，如果在二次缝隙形成工艺中形成第一缝隙Si并且大体地去除牺牲层，则可以在减薄区域内实质地形成接触焊盘。第二缝隙S2、第四缝隙S4以及第七缝隙S7可以位于沟道之间。可以在不同的工艺中形成第二缝隙S2和第四缝隙S4。可以在初次缝隙形成工艺中形成第四缝隙S4，在将牺牲层凹陷时第四缝隙S4可以起防止其余的层间绝缘层倒塌的作用。可以在二次缝隙形成工艺中形成第二缝隙S2，并且第二缝隙S2可以用于实质地去除牺牲层。第七缝隙S7可以位于沟道之间，并且可以被形成为与选择线SL的深度实质相同。可以在初次缝隙形成工艺中或二次缝隙形成工艺中形成第七缝隙S7。如果3D非易失性存储器件包括第二缝隙S2、第四缝隙S4以及第七缝隙S7中的至少两个，则可以在不同的位置形成缝隙。第三缝隙S3和第六缝隙S6可以位于相邻的存储块之间。可以在不同的位置形成第三缝隙S3和第六缝隙S6。可以在初次缝隙形成工艺中形成第三缝隙S3，并且在将牺牲层凹陷时第三缝隙S3可以用于实质地防止其余的层间绝缘层倒塌。可以在二次缝隙形成工艺中形成第六缝隙S6，并且第六缝隙S6可以用于实质地去除牺牲层。如果3D非易失性存储器件包括第三缝隙S3和第六缝隙S6，则在大体不同的位置处形成第三缝隙S3和第六缝隙S6。第五缝隙S5可以大体位于第三缝隙S3与减薄区域之间。例如，如果在初次缝隙形成工艺中形成第三缝隙S3然后填充绝缘层，则可以在二次缝隙形成工艺中形成第五缝隙S5，并且可以通过去除在减薄区域的两侧的牺牲层而在减薄区域的两侧形成接触焊盘。第五缝隙S5可以与第三缝隙S3部分地重叠。图12是根据本公开的第二i^一实施例的3D非易失性存储器件的布局图。如图12所示，根据本公开的第二i^一实施例的3D非易失性存储器件包括大体位于减薄区域内的至少一个第一缝隙SI、大体位于沟道之间的至少一个第二缝隙S2、以及大体位于相邻的存储块MB之间的第六缝隙S6。图13A和图13B是说明制造根据本公开的第二十一实施例的3D非易失性存储器件的方法的截面图。图13A和图3B示出沿着图12的线C-C’截取的3D非易失性存储器件的截面图。为了简单起见，在对第二十一实施例的内容的描述中不再赘述之前的实施例的内容。如图13A所示，在衬底(未示出)之上交替地形成第一材料层101和第二材料层102，所述衬底包括借助于插入在源极线SL之间的绝缘层107而彼此分开的源极线SL。形成最下层的至少一个第一材料层101可以用于形成下选择线LSL(即，见图13B)，形成最上层的至少一个第一材料层101可以用于形成上选择线USL(即，见图13B)，其余的第一材料层101可以用于形成字线WL。用于下选择线LSL和上选择线USL的第一材料层101中的每个一般可以比用于字线WL的第一材料层101中的每个更厚。在第二十一实施例中，可以假设第一材料层实质上由牺牲层形成，并且第二材料层102实质上由层间绝缘层形成。可以刻蚀第一材料层101和第二材料层102以形成多个沟槽。 可以大体在多个沟槽的内部形成存储层103。可以通过大体在存储层103上形成沟道层104来形成从衬底突出的沟道CH。可以通过刻蚀第一材料层101和第二材料层102来形成位于减薄区域中的至少一个第一缝隙SI。接着，可以实质地在至少一个第一缝隙SI中填充绝缘层。未示出第一缝隙SI的位置。接着，可以刻蚀第一材料层101和第二材料层102以形成实质地位于沟道CH之间的至少一个第二缝隙S2。此时，可以形成位于相邻的存储块之间的多个第六缝隙S6。如图13B所示，可以通过将暴露于多个第六缝隙S6和至少一个第二缝隙S2的第一材料层101凹陷来形成下选择线区域、多个字线区域以及上选择线区域。可以通过将导电层实质地填充在下选择线区域、多个字线区域以及上选择线区域中而形成下选择线LSL、多个字线WL以及上选择线USL。在形成下选择线LSL、多个字线WL以及上选择线USL之后可以在下选择线LSL、多个字线WL以及上选择线USL上形成绝缘层108，由此实质地填充多个第六缝隙S6和至少一个第二缝隙S2。供作参考，根据第一材料层101和第二材料层102的类型，形成第二缝隙S2和第六缝隙S6之后的工艺可以不同。图14A是根据本公开的第二十二实施例的3D非易失性存储器件的布局图。如图14A所示，根据本公开的第二十二实施例的3D非易失性存储器件可以包括大体位于减薄区域的周缘的至少一个第一缝隙SI、大体位于存储块MB之间的多个第六缝隙
S6、以及位于沟道CH之间的至少一个第二缝隙S2。具体地，第一缝隙SI大体可以具有”形状，使得第一缝隙SI可以位于减薄区域的周缘。在第二十二实施例中，在初次缝隙形成工艺中形成第一缝隙SI之后，可以实质地填充绝缘层。接着，在二次缝隙形成工艺中形成第六缝隙S6和第二缝隙S2之后，可以实质地将牺牲层凹陷。在这种情况下，由填充在至少一个第一缝隙SI中的绝缘层大体包围的层间绝缘层可以不被凹陷，并且可以经由第六缝隙S6在减薄区域的两侧实质地形成接触焊盘。图14B是根据本公开的第二十三实施例的3D非易失性存储器件的布局图。如图14B所示，根据本公开的第二十三实施例的3D非易失性存储器件可以包括大体位于减薄区域内的至少一个第一缝隙SI、大体位于沟道CH之间的至少一个第二缝隙S2和至少一个第四缝隙S4、大体位于相邻的存储块MB之间的多个第三缝隙S3、以及大体位于第三缝隙S3与减薄区域之间的第五缝隙S5。在第二十三实施例中，在初次缝隙形成工艺中形成第一缝隙SI、第三缝隙S3以及第四缝隙S4之后，可以实质地填充绝缘层。接着，在二次缝隙形成工艺中形成第二缝隙S2和第五缝隙S5之后，可以实质地将牺牲层凹陷。在这种情况下，在去除牺牲层时，被填充在第一缝隙SI、第三缝隙S3以及第四缝隙S4中的绝缘层可以有效地防止其余的层间绝缘层倒塌。图14C是根据本公开的第二十四实施例的3D非易失性存储器件的布局图。如图14C所示，根据本公开的第二十四实施例的3D非易失性存储器件包括大体位 于减薄区域内的至少一个第一缝隙SI，大体位于相邻的存储块MB之间的多个第三缝隙S3 以及大体位于沟道CH之间的至少一个第二缝隙S2。在第二十四实施例中，在初次缝隙形成工艺中形成第三缝隙S3之后，可以实质地填充绝缘层。接着，在二次缝隙形成工艺中形成第一缝隙SI和第二缝隙S2之后，可以实质地将牺牲层凹陷。在这种情况下，可以经由第一缝隙SI在减薄区域内形成接触焊盘。图15示出根据本公开的一个实施例的实例的存储系统的结构。如图15所示，根据本公开的一个实施例的存储系统100可以包括非易失性存储器件120和存储控制器110。非易失性存储器件120可以被配置成包括根据本公开的第一至第二十四实施例的缝隙。在一些实施例中，非易失性存储器件120可以是包括多个快闪存储芯片的多芯片封装。存储控制器110控制非易失性存储器件120，并且可以包括SRAM 111、中央处理器(CPU) 112、主机接口(I/F)113、ECC电路114以及存储器接口(I/F)115。SRAM111可以用作CPU 112的操作存储器。CPU 112可以执行用于存储控制器110的数据交换的整体控制操作。主机I/F 113可以配备有与存储系统100相耦接的主机的数据交换协议。此外，ECC电路114可以检测并校正从非易失性存储器件120读取的数据中所包括的错误。存储器I/F115可以执行与非易失性存储器件120的接口。存储控制器110还可以包括用于储存码数据的RCM，所述码数据用于与主机接口。构造如上的存储系统100可以是组合了非易失性存储器件120和控制器110的存储卡或固态硬盘(SSD)。例如，如果存储系统100是SSD，则存储控制器110可以通过诸如USB、MMC, PCI-E、SATA、PATA, SCSI、ESDI以及IDE等各种接口协议中的一个与外部(例如主机)通信。图16示出根据本公开的一个实施例的计算系统的结构。如图16所示，根据本公开的一个实施例的计算系统200可以包括与系统总线260电耦接的CPU 220、RAM 230、用户接口 240、调制解调器250以及存储系统210。如果计算系统200是移动设备，则计算系统200还可以包括用于将操作电压供应给计算系统200的电池。计算系统200还可以包括应用芯片组、摄像图像处理器(CIS)、移动DRAM等。存储系统210可以包括诸如以上参照图15所描述的非易失性存储器件212和存储控制器211。
此外，在本说明书中，已经描述了根据形成在单元区域中的存储串的布置而来的缝隙的形状以及形成缝隙的顺序，然而，为了便于描述，它们仅是实施例而已，本公开并不局限于这些实施例。具体地，在本说明书中形成在减薄区域中的缝隙的形状并不局限于上述实施例中所描述的那些，本公开可以包括对形状进行组合的缝隙，或者具有参照形状而修改的各种形状的缝隙。此外，根据本公开的实施例的半导体器件可以包括在本说明书中提出的各种形状的缝隙，无论存储串的布置如何。例如，在以垂直形式来布置存储串时，可 以在减薄区域中包括结合第六至第二十实施例提出的各种形状的第五缝隙。如上所述，根据本公开，可以防止半导体器件中所包括的层叠结构倾斜或倒塌。
权利要求
1.一种半导体器件,包括 存储块，所述存储块每个都被配置成包括沟道，每个所述沟道包括形成在所述存储块的管道栅中的管道沟道，以及与所述管道沟道耦接的漏侧沟道和源侧沟道对； 第一缝隙，所述第一缝隙位于与其它的存储块相邻的存储块之间；以及 第二缝隙，所述第二缝隙位于每个沟道对的源侧沟道与漏侧沟道之间。
2.如权利要求I所述的半导体器件，还包括第三缝隙，所述第三缝隙位于与其它的漏侧沟道相邻的漏极侧沟道之间， 其中，彼此相邻的沟道共享源侧字线，所述与其它的漏侧沟道相邻的漏侧沟道的漏侧字线和漏极选择线与具有漏侧字线和漏极选择线的所述其它的漏侧沟道借助于插入在它们之间的所述第三缝隙而分开。
3.如权利要求I所述的半导体器件，还包括第三缝隙，所述第三缝隙位于与其它的源侧沟道相邻的源侧沟道之间， 其中，彼此相邻的漏侧沟道共享漏侧字线，相邻的沟道的源侧字线与源极选择线借助于插入在它们之间的所述第三缝隙而彼此分开。
4.如权利要求I所述的半导体器件，还包括第四缝隙，所述第四缝隙位于与其它的漏侧沟道相邻的漏侧沟道之间，并且被形成为深度与选择线大体相同， 其中，彼此相邻的源侧沟道共享源侧字线，彼此相邻的漏侧沟道共享漏侧字线，与其它的漏侧沟道相邻的漏侧沟道的漏极选择线借助于插入在它们之间的所述第四缝隙而彼此分开。
5.如权利要求I所述的半导体器件，还包括第四缝隙，所述第四缝隙位于与其它的源侧沟道相邻的源侧沟道之间，并且被形成为深度与选择线大体相同， 其中，彼此相邻的源侧沟道共享源侧字线，彼此相邻的漏侧沟道共享漏侧字线，与其它的源侧沟道相邻的源侧沟道的源极选择线借助于插入在它们之间的所述第四缝隙而彼此分开。
6.如权利要求I所述的半导体器件，还包括至少一个第五缝隙，所述至少一个第五缝隙实质地位于所述存储块的减薄区域内、大体位于所述减薄区域的周缘、或实质地位于所述减薄区域内及大体位于所述减薄区域的周缘。
7.如权利要求6所述的半导体器件，还包括第一接触焊盘和第二接触焊盘中的至少一者，所述第一接触焊盘大体形成在所述减薄区域的两侧的边缘，所述第二接触焊盘大体形成在所述减薄区域内。
8.如权利要求I所述的半导体器件，还包括第五缝隙，所述第五缝隙大体形成在所述存储块的所述减薄区域内，并被配置成大体具有沿着一个方向平行延伸的线形。
9.如权利要求I所述的半导体器件，还包括第五缝隙，所述第五缝隙大体形成在所述存储块的所述减薄区域内，并被配置成大体具有包括突部的线形。
10.如权利要求I所述的半导体器件，还包括第五缝隙，所述第五缝隙大体位于所述存储块的所述减薄区域内，并且每个都被配置成包括大体沿着第一方向延伸的第一线图案、以及大体沿着与所述第一方向实质地相交叉的第二方向平行延伸的第二线图案。
11.如权利要求I所述的半导体器件，还包括第五缝隙，所述第五缝隙大体位于所述存储块的所述减薄区域内，并被配置成大体具有与相邻的所述存储块的边界实质地相交叉的线形。
12.如权利要求I所述的半导体器件，还包括至少一个第六缝隙，所述至少一个第六缝隙大体位于所述第一缝隙中的一个与所述减薄区域之间。
13.如权利要求I所述的半导体器件，其中，沿一个方向布置的所述沟道形成每个沟道行，并且所述沟道行大体布置成锯齿形并与至少两个位线耦接。
14.一种半导体器件，包括 存储块，每个所述存储块被配置成包括从衬底突出的沟道； 至少一个第一缝隙，所述至少一个第一缝隙位于所述存储块的减薄区域中； 至少一个第二缝隙，所述至少一个第二缝隙位于所述沟道之间；以及 第三缝隙，所述第三缝隙位于彼此相邻的所述存储块之间。
15.如权利要求14所述半导体器件，还包括第四缝隙，所述第四缝隙位于所述第三缝隙与所述减薄区域之间。
16.如权利要求14所述的半导体器件，其中，所述第一缝隙被形成为实质地在所述减薄区域内、大体位于所述减薄区域的周缘，或实质地在所述减薄区域内及大体位于所述减薄区域的周缘。
17.如权利要求14所述半导体器件，其中，所述第一缝隙位于所述存储块的所述减薄区域内，并被配置成大体具有线形，所述线形大体平行延伸。
18.如权利要求14所述半导体器件，其中，所述第一缝隙实质地位于所述存储块的所述减薄区域内，并被配置成大体具有包括突部的线形。
19.如权利要求14所述半导体器件，其中，所述第一缝隙大体位于所述存储块的所述减薄区域内，并被配置成具有第一线图案沿第一方向延伸并且第二线图案大体沿着第二方向平行延伸以与所述第一方向实质地彼此相交叉的形式。
20.如权利要求14所述半导体器件，其中，所述第一缝隙大体位于所述存储块的所述减薄区域内，并被配置成大体具有与彼此相邻的所述存储块的边界实质地相交叉的线形。
21.如图14所述的半导体器件，还包括第一接触焊盘和第二接触焊盘中的至少一者，所述第一接触焊盘大体形成在所述减薄区域的两侧的边缘，所述第二接触焊盘实质地形成在所述减薄区域内。
22.如权利要求14所述半导体器件，还包括至少一个第五缝隙，所述至少一个第五缝隙位于所述沟道之间，并且被形成为深度大体与选择线相同。
23.如权利要求14所述的半导体器件，其中，沿一个方向布置的所述沟道形成每个沟道行，并且所述沟道行大体布置成锯齿形并与至少两个位线耦接。
24.一种制造半导体器件的方法，包括以下步骤 实质地在每个管道栅之上交替地形成第一材料层和第二材料层； 形成沟道，每个所述沟道包括形成在所述管道栅中的管道沟道，以及被形成为实质地穿过所述第一材料层和所述第二材料层并与所述管道沟道相耦接的漏侧沟道和源侧沟道对； 刻蚀所述第一材料层和所述第二材料层以形成位于彼此相邻的存储块之间的第一缝隙； 将第一绝缘层填充在所述第一缝隙中；刻蚀所述第一材料层和所述第二材料层以形成位于所述源侧沟道和漏侧沟道对之间的第二缝隙； 将暴露在所述第二缝隙上的所述第二材料层凹陷；以及 将层间绝缘层或导电层填充在所述第二材料层的凹陷区域中。
25.如权利要求24所述方法，还包括以下步骤在形成所述第一缝隙时，形成位于彼此相邻的漏侧沟道之间或彼此相邻的源侧沟道之间的第三缝隙。
26.如权利要求24所述的方法，还包括以下步骤 在将所述第一绝缘层填充在所述第一缝隙中之后，通过将所述第一材料层和所述第二材料层刻蚀大体达到选择线的深度，来形成位于相邻的漏侧沟道之间或相邻的源侧沟道之 间的第四缝隙；以及 将第二绝缘层填充在所述第四缝隙之间。
27.如权利要求24所述的方法，还包括以下步骤在形成所述第一缝隙或形成所述第二缝隙时，形成至少一个第五缝隙，所述至少一个第五缝隙位于所述存储块的减薄区域内、大体位于所述减薄区域外、或者大体位于所述减薄区域内或大体位于所述减薄区域外。
28.如权利要求24所述的方法，还包括以下步骤在形成所述第二缝隙时，形成位于所 述第一缝隙中的一个与所述减薄区域之间的至少一个第六缝隙。
29.如权利要求24所述方法，其中，沿一个方向布置的所述沟道形成每个沟道行，所述沟道行大体被布置成锯齿形并且与至少两个位线耦接。
30.一种制造半导体器件的方法，包括以下步骤 实质地在衬底之上交替地形成第一材料层和第二材料层； 形成从所述衬底突出并且实质地穿过所述第一材料层和所述第二材料层的沟道；刻蚀所述第一材料层和所述第二材料层以形成位于每个存储块的减薄区域中的至少一个第一缝隙； 将第一绝缘层填充在所述第一缝隙中； 刻蚀所述第一材料层和所述第二材料层以形成位于所述沟道之间的至少一个第二缝隙； 将暴露于所述第二缝隙的所述第二材料层凹陷；以及 将层间绝缘层或导电层填充在所述第二材料层的凹陷区域中。
31.如权利要求30所述方法，其中，所述第一缝隙被形成为大体在所述减薄区域内、位于所述减薄区域的周缘、或大体在所述减薄区域内及位于所述减薄区域的周缘。
32.如权利要求30所述的方法，还包括以下步骤在形成所述第一缝隙或所述第二缝隙时，形成位于彼此相邻的所述存储块之间的第三缝隙。
33.如权利要求30所述的方法，还包括以下步骤在形成所述第一缝隙时，形成位于所述沟道之间的至少一个第四缝隙。
34.如权利要求30所述的方法，还包括以下步骤 在形成所述第一缝隙时，形成位于彼此相邻的所述存储块之间的第三缝隙；以及 在形成所述第二缝隙时，形成位于所述第三缝隙中的一个和所述减薄区域之间的第五缝隙。
35.如权利要求30所述的方法，还包括在实质地填充所述第一绝缘层之后，通过将所述第一材料层和所述第二材料层刻蚀实质地达到选择线的深度，来形成位于所述沟道之间的至少一个第六缝隙；以及将第二绝缘层填充在所述至少一个第六缝隙中。
36.如权利要求30所述的方法，其中，包括沿一个方向布置的所述沟道的一个沟道行与大体被布置成锯齿形的至少两个位线耦接。
全文摘要
本发明公开了一种半导体器件，所述半导体器件包括每个被配置成包括沟道对的存储块，每个所述沟道包括形成在所述存储块的管道栅中的管道沟道，以及与所述管道沟道相耦接的漏侧沟道和源侧沟道；第一缝隙，所述第一缝隙位于与其它的存储块相邻的存储块之间；以及第二缝隙，所述第二缝隙位于每个沟道对的源侧沟道和漏侧沟道之间。
文档编号H01L21/8247GK102867831SQ20121023499
公开日2013年1月9日 申请日期2012年7月9日 优先权日2011年7月8日
发明者李起洪, 皮昇浩, 张祯允 申请人:爱思开海力士有限公司