专利名称：一种SOI应变SiGe CMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种制备SOI应变SiGe CMOS集成器件及制备的方法。
背景技术：
半导体集成电路技术是高科技和信息产业的核心技术，已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志，而以集成电路为代表的微电子技术则是半导体技术的关键。半导体产业是国家的基础性产业，其之所以发展得如此之快，除了技术本身对经济发展的巨大贡献之外，还与它广泛的应用性有关。英特尔(Intel)创始人之一戈登 摩尔(Gordon Moore)于1965年提出了 “摩尔定律”，该定理指出集成电路芯片上的晶体管数目，约每18个月增加I倍，性能也提升I倍。多年来，世界半导体产业始终遵循着这条定律不断地向前发展，尤其是Si基集成电路技术，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。2004年2月23日英特尔首席执行官克莱格 贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效，然而推动摩尔定律继续前进的技术动力是不断缩小芯片的特征尺寸。目前，国外45nm技术已经进入规模生产阶段，32nm技术处在导入期，按照国际半导体技术发展路线图ITRS，下一个节点是22nm。不过，随着集成电路技术的继续发展，芯片的特征尺寸不断缩小，在Si芯片制造工业微型化进程中面临着材料物理属性，制造工艺技术，器件结构等方面极限的挑战。比如当特征尺寸小于IOOnm以下时由于隧穿漏电流和可靠性等问题，传统的栅介质材料SiO2无法满足低功耗的要求；纳米器件的短沟道效应和窄沟道效应越发明显，严重影响了器件性能；传统的光刻技术无法满足日益缩小的光刻精度。因此传统Si基工艺器件越来越难以满足设计的需要。为了满足半导体技术的进一步发展需要，大量的研究人员在新结构、新材料以及新工艺方面的进行了深入的研究，并在某些领域的应用取得了很大进展。这些新结构和新材料对器件性能有较大的提高，可以满足集成电路技术继续符合“摩尔定理”迅速发展的需要。
发明内容
本发明的目的在于利用在一个SOI衬底片上生长应变SiGe的方法，制备SOI应变SiGe CMOS集成器件及电路，以实现器件性能的最优化，即提供一种SOI应变SiGe CMOS器件及电路制备方法。本发明的目的在于提供一种SOI应变SiGe CMOS器件，所述CMOS器件衬底为SOI材料。进一步、PMOS器件和NMOS器件沟道采用了应变SiGe材料。进一步、PMOS器件采用量子阱结构。
本发明的另一目的在于提供一种所述SOI应变SiGe CMOS集成器件及电路制备方法，包括如下步骤 第一步、选取两片N型掺杂的Si片，其中两片掺杂浓度均为r5 X IO15Cm-3,对两片Si片表面进行氧化，氧化层厚度为0. 5^1 u m ;将其中的一片作为上层基体材料，并在该基体材料中注入氢，将另一片作为下层基体材料；采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光； 第二步、将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOlOOnm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、利用化学汽相淀积(CVD)方法，在600 750°C，在SOI衬底表面连续生长三层材料第一层是厚度为80 120nm的N型Si缓冲层，该层掺杂浓度为5 X IO15CnT3 ;第二层是厚度为10 15nm的N型SiGe外延层，该层Ge组分为15 30%，掺杂浓度为I 5 X IO16CnT3 ;第三层是厚度为3飞nm的本征弛豫型Si帽层；第四步、利用化学汽相淀积(CVD)方法，在600 800°C，在外延材料表面淀积一层厚度为300 500nm的SiO2层；光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为240 400nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ；最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离；第五步、利用化学汽相淀积(CVD)方法，在600 800°C，在外延材料表面淀积一层厚度为300 500nm的SiO2层；光刻PMOS有源区，对PMOS有源区进行N型离子注入，使其掺杂浓度达到I 5X 1017cm_3 ;光刻NMOS有源区，利用离子注入工艺对NMOS区域进行P型离子注入，形成NMOS有源区P阱，P阱掺杂浓度为I 5X IO17CnT3;第六步、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为3 5nm的SiN层作为栅介质和一层厚度为300 500nm的本征Poly-Si层，光刻Poly-Si栅和栅介质，形成22 350nm长的伪栅；第七步、利用离子注入，分别对NMOS有源区和PMOS有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构(N-LDD)和P型轻掺杂源漏结构(P-LDD)，掺杂浓度均为I
5X IO18Cm 3 ；第八步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为5 15nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，保留Poly-Si栅和栅介质侧面的SiO2，形成侧墙；第九步、光刻出PMOS有源区，利用离子注入技术自对准形成PMOS的源漏区；反刻出NMOS有源区，利用离子注入技术自对准形成NMOS的源漏区；将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第十步、用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2,厚度为30(T500nm，利用化学机械抛光(CMP)技术，将SiO2平坦化到栅极表面；第十一步、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在衬底表面生长一层厚度为2 5nm的氧化镧(La2O3);在衬底表面派射一层金属鹤(W),最后利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去；
第十二步、利用化学汽相淀积(CVD)方法，在600 800°C，表面生长一层SiO2层，并在栅、源和漏区上光刻引线孔；第十三步、金属化、光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道为22 350nm的SOI应变SiGe CMOS集成器件及电路。进一步、NMOS和PMOS沟道长度根据第六步中伪栅的长度来确定，为22 350nm。进一步、所述方法过程中的最高温度根据第三、四、五、六、八、十和十二步中的化学汽相淀积(CVD)工艺温度决定，最高温度< 800°C。本发明具有如下优点:I.本发明制备的应变SiGe CMOS器件中采用了 SOI衬底，降低了器件与电路的功耗和开启电压，提高了器件与电路的可靠性；
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2.本发明制备的应变SiGe CMOS器件结构中采用了轻掺杂源漏(LDD)结构，有效地抑制了热载流子对器件性能的影响；3.本发明制备的应变SiGe CMOS器件在PMOS结构中都采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的频率、电流驱动能力等电学性能；4.本发明制备的应变SiGe CMOS器件采用了高K栅介质，提高了 NMOS和PMOS的栅控能力，增强了器件的电学性能；5.本发明制备应变SiGe CMOS器件过程中涉及的最高温度为800°C，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；6.本发明制备的应变SiGe CMOS中，在制备NMOS和PMOS栅电极时采用了金属栅镶嵌工艺(damascene process),该工艺中使用了金属鹤(W)作为金属电极,降低了栅电极的电阻，提高了器件设计的灵活性和可靠性。
图I是本发明SOI应变SiGe CMOS集成器件及电路的制备方法的工艺流程图；图2、图3是本发明SOI衬底材料制备示意图；图4是本发明应变SiGe材料制备剖视图；图5是本发明应变SiGe材料制备俯视图；图6是本发明浅槽隔离制备剖视图；图7是本发明浅槽隔离制备俯视图；图8是本发明NMOS和PMOS形成剖视图；图9是本发明NMOS和PMOS形成俯视图；图10是本发明栅制备剖视图；图11是本发明栅制备俯视图；图12是本发明构成CMOS集成电路剖视图；图13是本发明构成CMOS集成电路俯视图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种SOI应变SiGe CMOS器件，所述CMOS器件衬底为SOI材料。作为本发明实施例的一优化方案，PMOS器件和NMOS器件沟道采用了应变SiGe材料。 作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。以下参照图1-13，对本发明制备的22 350nm沟道长度的SOI应变SiGe CMOS集成器件及电路的工艺流程作进一步详细描述。实施例I :制备沟道长度为22nm的SOI应变SiGe CMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备，如图2、图3所示。(Ia)选取N型掺杂浓度为I X IO15CnT3的Si片1，对其表面进行氧化，氧化层厚度为I Pm,作为上层基体材料,并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为I X IO15CnT3的Si片2，对其表面进行氧化，氧化层厚度为I U m，作为下层基体材料；( Ic)分别对下层和注入氢后的上层基体材料表面进行化学机械抛光(CMP)处理；( Id)将抛光处理后的下层和上层基体材料表面氧化层3相对紧贴，置于超高真空环境中在350°C温度下实现键合；(Ie)将键合后的基片温度升高200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOnm的Si材料4，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，应变SiGe材料制备，如图4、图5所示。(2a)利用化学汽相淀积(CVD)方法，在600°C，在SOI衬底表面生长厚度为80nm的N型Si缓冲层5，该层掺杂浓度为I X IO15CnT3 ；(2b)利用化学汽相淀积(CVD)方法，在600°C，在SOI衬底表面生长厚度为IOnm的N型SiGe外延层6，该层Ge组分为15%，掺杂浓度为lX1016cm_3;(2c)利用化学汽相淀积(CVD)方法，在600°C，在SOI衬底表面生长厚度为3nm的本征弛豫型Si帽层7。步骤3，浅槽隔离制备，如图6、图7所示。(3a)利用化学汽相淀积(CVD)方法，在600°C，在外延材料表面淀积一层厚度为300nm 的 SiO2 层；(3b)光刻隔离区；(3c)利用干法刻蚀工艺，在隔离区刻蚀出深度为240nm的浅槽；(3d)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2 ；(3e)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离8。步骤4，NMOS和PMOS形成，如图8、图9所示。(4a)利用化学汽相淀积(CVD)方法，在600°C，在衬底上生长一层300nm的SiO2 ；
(4b)光刻PMOS有源区，对PMOS有源区进行N型离子注入，使其掺杂浓度达到I X IO17Cm 3 ；(4c)光刻NMOS有源区，利用离子注入工艺对NMOS区域进行P型离子注入，形成NMOS有源区P阱，P阱掺杂浓度为I X IO17CnT3 ；(4d)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层厚度为3nm的SiN层9;(4e)利用化学汽相淀积(CVD)方法，在600°C，在SiN层上生长一层300nm的多晶娃10 ；(4f)光刻Poly-Si栅和栅介质,形成22nm长的伪栅；(4g)光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD) 11，掺杂浓度为 I X 1018cm_3 ；
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(4h)光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD) 12，掺杂浓度为 I X 1018cm_3 ；(4i)在衬底表面，利用化学汽相淀积(CVD)方法，在600°C，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙13。(4j)光刻出PMOS有源区，利用离子注入技术自对准形成PMOS的源漏区14 ；(4k)光刻出NMOS有源区，利用离子注入技术自对准形成NMOS的源漏区15 ；(41)将衬底在950°C温度下，退火120s，进行杂质激活。步骤5，栅制备，如图10、图11所示。(5a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2层16，SiO2厚度为300nm厚度；(5b)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平；(5c)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(5d)在衬底表面生长一层厚度为2nm的氧化镧(La2O3) 17 ；(5e)在衬底表面派射一层金属鹤(W) 18 ；(5f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。步骤6，构成CMOS集成电路，如图12、图13所示。(6a)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层SiO2层19 ;(6b)在栅、源和漏区上光刻引线孔；(6c)金属化；(6d)光刻引线，形成漏极金属引线20、源极金属引线21和栅极金属引线22，构成导电沟道为22nm的SOI应变SiGe CMOS集成器件及电路。实施例2 :制备沟道长度为130nm的SOI应变SiGe CMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备，如如图2、图3所示。(Ia)选取N型掺杂浓度为3X IO15CnT3的Si片I，对其表面进行氧化，氧化层厚度为0. 7 ii m，作为上层基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为3X IO15CnT3的Si片2，对其表面进行氧化，氧化层厚度为0. 7 i! m，作为下层基体材料；( lc)分别对下层和注入氢后的上层基体材料表面进行化学机械抛光(CMP)处理；( Id)将抛光处理后的下层和上层基体材料表面氧化层3相对紧贴，置于超高真空环境中在420°C温度下实现键合；(Ie)将键合后的基片温度升高150°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留150nm的Si材料4，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，应变SiGe材料制备，图4、图5。
(2a)利用化学汽相淀积(CVD)方法，在700°C，在SOI衬底表面生长厚度为IOOnm的N型Si缓冲层5，该层掺杂浓度为3 X IO15CnT3 ；(2b)利用化学汽相淀积(CVD)方法，在700°C，在SOI衬底表面生长厚度为12nm的N型SiGe外延层6，该层Ge组分为20 %，掺杂浓度为3 X 1016cm_3 ；(2c)利用化学汽相淀积(CVD)方法，在700°C，在SOI衬底表面生长厚度为4nm的本征弛豫型Si帽层7。步骤3，浅槽隔离制备，如图6、图7所示。(3a)利用化学汽相淀积(CVD)方法，在700°C，在外延材料表面淀积一层厚度为400nm 的 SiO2 层；(3b)光刻隔离区；(3c)利用干法刻蚀工艺，在隔离区刻蚀出深度为320nm的浅槽；(3d)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2 ；(3e)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离8。步骤4，NMOS和PMOS形成，如图8、图9所示。(4a)利用化学汽相淀积(CVD)方法，在700°C，在衬底上生长一层400nm的SiO2 ；(4b)光刻PMOS有源区，对PMOS有源区进行N型离子注入，使其掺杂浓度达到3 X IO17Cm 3 ；(4c)光刻NMOS有源区，利用离子注入工艺对NMOS区域进行P型离子注入，形成NMOS有源区P阱，P阱掺杂浓度为8 X IO16CnT3 ；(4d)利用化学汽相淀积(CVD)方法，在700°C，在表面生长一层厚度为4nm的SiN层9;(4e)利用化学汽相淀积(CVD)方法，在700°C，在SiN层上生长一层400nm的多晶娃10 ；(4f)光刻Poly-Si栅和栅介质,形成130nm长的伪栅；(4g)光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD) 11，掺杂浓度为 3 X IO18CnT3 ；(4h)光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)区域12，掺杂浓度为3 X IO18CnT3 ；(4i)在衬底表面，利用化学汽相淀积(CVD)方法，在700°C，生长一层SiO2，厚度为15nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙13。(4j)光刻出PMOS有源区，利用离子注入技术自对准形成PMOS的源漏区14 ；
(4k)光刻出NMOS有源区，利用离子注入技术自对准形成NMOS的源漏区15 ；(41)将衬底在1000°C温度下，退火60s，进行杂质激活。步骤5，栅制备，如图10、图11所示。(5a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2层16，SiO2厚度为400nm厚度； (5b)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平；(5c)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(5d)在衬底表面生长一层厚度为4nm的氧化镧(La2O3) 17 ；(5e)在衬底表面派射一层金属鹤(W) 18 ；(5f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。步骤6，构成CMOS集成电路，如图12、图13所示。(6a)利用化学汽相淀积(CVD)方法，在700°C，在表面生长一层SiO2层19 ;(6b)在栅、源和漏区上光刻引线孔；(6c)金属化；(6d)光刻引线，形成漏极金属引线20、源极金属引线21和栅极金属引线22，构成导电沟道为130nm的SOI应变SiGe CMOS集成器件及电路。实施例3 :制备沟道长度为350nm的SOI应变SiGe CMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备，如图2、图3所示。(Ia)选取N型掺杂浓度为5 X IO15CnT3的Si片I，对其表面进行氧化，氧化层厚度为0. 5 ii m，作为上层基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为5X IO15cnT3的Si片2，对其表面进行氧化，氧化层厚度为0. 5 ii m，作为下层基体材料；( Ic)分别对下层和注入氢后的上层基体材料表面进行化学机械抛光(CMP)处理；( Id)将抛光处理后的下层和上层基体材料表面氧化层3相对紧贴，置于超高真空环境中在480°C温度下实现键合；(Ie)将键合后的基片温度升高100°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留200nm的Si材料4，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，应变SiGe材料制备，如图4、图5所示。(2a)利用化学汽相淀积(CVD)方法，在750°C，在SOI衬底表面生长厚度为120nm的N型Si缓冲层5，该层掺杂浓度为5 X IO15CnT3 ；(2b)利用化学汽相淀积(CVD)方法，在750°C，在SOI衬底表面生长厚度为15nm的N型SiGe外延层6，该层Ge组分为30 %，掺杂浓度为5 X 1016cm_3 ；(2c)利用化学汽相淀积(CVD)方法，在750°C，在SOI衬底表面生长厚度为5nm的本征弛豫型Si帽层7。步骤3，浅槽隔离制备，如图6、图7所示。(3a)利用化学汽相淀积(CVD)方法，在800°C，在外延材料表面淀积一层厚度为500nm 的 SiO2 层；(3b)光刻隔离区；(3c)利用干法刻蚀工艺，在隔离区刻蚀出深度为400nm的浅槽；(3d)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2 ；(3e)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离8。步骤4，NMOS和PMOS形成，如图8、图9所示。(4a)利用化学汽相淀积(CVD)方法，在800°C，在衬底上生长一层500nm的SiO2 ；
(4b)光刻PMOS有源区，对PMOS有源区进行N型离子注入，使其掺杂浓度达到
5X IO17Cm 3 ；(4c)光刻NMOS有源区，利用离子注入工艺对NMOS区域进行P型离子注入，形成NMOS有源区P阱，P阱掺杂浓度为5 X IO16CnT3 ；(4d)利用化学汽相淀积(CVD)方法，在800°C，在表面生长一层厚度为5nm的SiN层9;(4e)利用化学汽相淀积(CVD)方法，在800°C，在SiN层上生长一层500nm的多晶娃10 ；(4f)光刻Poly-Si栅和栅介质,形成350nm长的伪栅；(4g)光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)区域11，掺杂浓度为5 X IO18CnT3 ；(4h)光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)区域12，掺杂浓度为5 X IO18CnT3 ；(4i)在衬底表面，利用化学汽相淀积(CVD)方法，在800°C，生长一层SiO2，厚度为5nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙13。(4j)光刻出PMOS有源区，利用离子注入技术自对准形成PMOS的源漏区14 ；(4k)光刻出NMOS有源区，利用离子注入技术自对准形成NMOS的源漏区15 ；(41)将衬底在1100°C温度下，退火15s，进行杂质激活。步骤5，栅制备，如图10、图11所示。(5a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2层16，SiO2厚度为500nm厚度；(5b)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平；(5c)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(5d)在衬底表面生长一层厚度为5nm的氧化镧(La2O3) 17 ；(5e)在衬底表面派射一层金属鹤(W) 18 ；(5f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。步骤6，构成CMOS集成电路，如图12、图13所示。(6a)利用化学汽相淀积(CVD)方法，在800°C，在表面生长一层SiO2层19 ;(6b)在栅、源和漏区上光刻引线孔；(6c)金属化；(6d)光刻引线，形成漏极金属引线20、源极金属引线21和栅极金属引线22，构成导电沟道为350nm的SOI应变SiGe CMOS集成器件及电路。以上实验过程中的数据统计表I所示。
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权利要求
1.一种SOI应变SiGe CMOS器件，其特征在于，所述CMOS器件衬底为SOI材料。
2.根据权利要求I所述的SOI应变SiGeCMOS器件，其特征在于，PMOS器件和NMOS器 件沟道采用了应变SiGe材料。
3.根据权利要求I所述的SOI应变SiGeCMOS器件，其特征在于，PMOS器件采用量子阱结构。
4.一种权利要求1-3任一项所述SOI应变SiGe CMOS器件及电路制备方法，其特征在于，包括如下步骤 第一步、选取两片N型掺杂的Si片，其中两片掺杂浓度均为Γ5 X 1015cnT3，对两片Si片表面进行氧化，氧化层厚度为0. 5^1 μ m ;将其中的一片作为上层基体材料，并在该基体材料中注入氢，将另一片作为下层基体材料；采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光； 第二步、将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOlOOnm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底； 第三步、利用化学汽相淀积(CVD)方法，在600 750°C，在SOI衬底表面连续生长三层材料第一层是厚度为80 120nm的N型Si缓冲层，该层掺杂浓度为1 5 X IO15CnT3 ;第二层是厚度为10 15nm的N型SiGe外延层，该层Ge组分为15 30%，掺杂浓度为I 5X IO16CnT3 ;第三层是厚度为3飞nm的本征弛豫型Si帽层； 第四步、利用化学汽相淀积(CVD)方法，在600 800°C，在外延材料表面淀积一层厚度为300 500nm的SiO2层；光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为240 400nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离； 第五步、利用化学汽相淀积(CVD)方法，在600 800°C，在外延材料表面淀积一层厚度为300 500nm的SiO2层；光刻PMOS有源区，对PMOS有源区进行N型离子注入，使其掺杂浓度达到I 5X 1017cm_3 ;光刻NMOS有源区，利用离子注入工艺对NMOS区域进行P型离子注入，形成NMOS有源区P阱，P阱掺杂浓度为I 5X 1017cm_3; 第六步、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积(CVD)方法，在600 8000C，在衬底表面淀积一层厚度为3 5nm的SiN层作为栅介质和一层厚度为300 500nm的本征Poly-Si层,光刻Poly-Si栅和栅介质,形成22 350nm长的伪栅； 第七步、利用离子注入，分别对NMOS有源区和PMOS有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构N型轻掺杂源漏结构(N-LDD)和P型轻掺杂源漏结构P型轻掺杂源漏结构(P-LDD)，掺杂浓度均为I 5X IO18CnT3 ； 第八步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为5 15nm的SiO2层,利用干法刻蚀工艺,刻蚀掉表面的SiO2层,保留Poly-Si栅和栅介质侧面的SiO2，形成侧墙； 第九步、光刻出PMOS有源区，利用离子注入技术自对准形成PMOS的源漏区；反刻出NMOS有源区，利用离子注入技术自对准形成NMOS的源漏区；将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第十步、用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层SiO2，厚度为30(T500nm，利用化学机械抛光(CMP)技术，将SiO2平坦化到栅极表面； 第十一歩、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在衬底表面生长ー层厚度为2 5nm的氧化镧(La2O3);在衬底表面派射ー层金属鹤(W),最后利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去； 第十二步、利用化学汽相淀积(CVD)方法，在600 800°C，表面生长ー层SiO2层，并在栅、源和漏区上光刻引线孔； 第十三步、金属化、光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道为22 .350nm的SOI应变SiGe CMOS集成器件及电路。
5.根据权利要求4所述的方法，其特征在干，NMOS和PMOS沟道长度根据第六步中伪栅的长度来确定，为22 350nm。
6.根据权利要求4所述的方法，其特征在干，所述方法过程中的最高温度根据第三、四、五、六、八、十和十二步中的化学汽相淀积(CVD)エ艺温度决定，最高温度彡800°C。
全文摘要
本发明公开了一种SOI应变SiGe CMOS器件及制备方法，其过程为在600～800℃，在SOI衬底上生长应变SiGe材料，利用浅槽隔离技术对NMOS和PMOS有源区进行隔离，光刻NMOS有源区，利用离子注入工艺对NMOS区域进行P型离子注入，使NMOS区域变为P掺杂区域，然后在NMOS和PMOS有源区淀积SiO2和多晶硅，通过刻蚀制备长度为22～350nm的伪栅，应用自对准工艺分别自对准生成NMOS和PMOS的源漏区，再在衬底表面生长SiO2层，去除伪栅，在伪栅处压印槽中制备氧化镧(La2O3)材料形成栅介质和金属钨(W)形成栅极，最后在钝化层上刻蚀漏、源、栅的引线孔、金属化、溅射金属、光刻引线，构成沟道长度为22～350nm的SOI应变SiGe CMOS集成器件及电路，以实现器件性能的最优化。
文档编号H01L21/28GK102738179SQ20121024446
公开日2012年10月17日 申请日期2012年7月16日 优先权日2012年7月16日
发明者吕懿, 宋建军, 宣荣喜, 张鹤鸣, 王斌, 王海栋, 胡辉勇, 郝跃 申请人:西安电子科技大学