一种背部沟槽绝缘栅双极晶体管及其制备方法
【专利摘要】本发明公开了一种背部沟槽绝缘栅双极晶体管，传统绝缘栅双极晶体管的背P+发射区完全覆盖器件背面，本发明的绝缘栅双极晶体管通过沟槽将器件背面部分或全部区域设置为P+发射区，以此调节背P+发射区向N型基区注入空穴的效率，提高器件高频特性的应用范围。本发明还提供了一种背部沟槽绝缘栅双极晶体管的制备方法。
【专利说明】一种背部沟槽绝缘栅双极晶体管及其制备方法
【技术领域】
[0001]本发明涉及到一种背部沟槽绝缘栅双极晶体管，本发明还涉及一种背部沟槽绝缘栅双极晶体管的制备方法。
【背景技术】
[0002]绝缘栅双极晶体管(InsulatedGate Bipolar Transistor,简称 IGBT)是一种集金属氧化物半导体场效应管(MOSFET)的栅电极电压控制特性和双极晶体管(BJT)的低导通电阻特性于一身的半导体功率器件，具有电压控制、输入阻抗大、驱动功率小、导通电阻小、开关损耗低及工作频率高等特性，是比较理想的半导体功率开关器件，有着广阔的发展和应用前景。
[0003]一般说来，从IGBT的正面结构区分，可以把IGBT分为平面型和沟槽栅型两种结构；从IGBT击穿特性区分，可以分为穿通型和非穿通型两种结构，穿通型在器件背面P+表面具有N+缓冲层，其通态压降比非穿通型要小，同时穿通型器件也增加了器件的制造难度。
【发明内容】
[0004]本发明提供一种背部沟槽绝缘栅双极晶体管及其制备方法。
[0005]一种背部沟槽绝缘栅双极晶体管，其特征在于:包括:N型基区，由N-基区组成；P型基区、N+集电区、栅氧化层和栅极介质，位于N型基区上方；背沟槽P+发射区，为多个沟槽结构，位于N型基区下方，P型半导体材料临靠沟槽内壁，N+缓冲层临靠P型半导体材料，N+缓冲层位于P型半导体材料与N型基区之间，同时背沟槽内填充电极金属。
[0006]一种背部沟槽绝缘栅双极晶体管的制备方法，其特征在于:包括如下步骤:对N型片的上表面形成P型基区、N+集电区、栅氧化层和栅极介质；在下表面通过掩膜刻蚀形成沟槽；背部注入N型杂质退火；背部注入P型杂质退火。
[0007]传统绝缘栅双极晶体管的背P+发射区完全覆盖器件背面，本发明的绝缘栅双极晶体管通过沟槽将器件背面部分或全部区域设置为P+发射区，以此调节背P+发射区向N型基区注入空穴的效率，提高器件高频特性的应用范围。
【专利附图】
【附图说明】
[0008]图1为本发明的一种背部沟槽绝缘栅双极晶体管剖面示意图；
[0009]图2为本发明的第二种背部沟槽绝缘栅双极晶体管剖面示意图；
[0010]图3为本发明的第三种背部沟槽绝缘栅双极晶体管剖面示意图；
[0011]图4为本发明的第四种背部沟槽绝缘栅双极晶体管剖面示意图；
[0012]图5为本发明的第五种背部沟槽绝缘栅双极晶体管剖面示意图；
[0013]图6为本发明的第六种背部沟槽绝缘栅双极晶体管剖面示意图；
[0014]图7为本发明的第七种背部沟槽绝缘栅双极晶体管剖面示意图；[0015]图8为本发明的第八种背部沟槽绝缘栅双极晶体管剖面示意图；
[0016]图9为本发明的第九种背部沟槽绝缘栅双极晶体管剖面示意图。
[0017]其中，1、背沟槽P+发射区；2、N+缓冲层；3、N-基区；4、P型基区；5、N+集电区；6、栅氧化层；7、栅极介质；10背面氧化层。
【具体实施方式】
[0018]实施例1
[0019]图1为本发明的一种背部沟槽绝缘栅双极晶体管的剖面图，下面结合图1详细说明本发明的半导体装置。
[0020]一种绝缘栅双极晶体管，包括:N-基区3，为N传导类型的半导体硅材料，厚度为260um,磷原子掺杂浓度为5E13cm_3 ;背沟槽P+发射区1，为P传导类型半导体硅材料，分布N-基区3背面沟槽底部，沟槽宽度和间距为5um，沟槽深度为50um，硼原子表面掺杂浓度为5E17cm_3 ；N+缓冲层2，为N传导类型的半导体硅材料，位于背沟槽P+发射区I周围，磷原子掺杂浓度为5E13cm_，5E16cm_3，厚度为2um ；P型基区4，位于N-基区3之上，为硼原子重掺杂的半导体硅材料，厚度为5um ;N+集电区5，位于P型基区4之上，为磷原子重掺杂的半导体娃材料，厚度为2um ;栅氧化层6,为娃材料的氧化物,位于器件表面；栅极介质7,位于栅氧化层6表面,为重掺杂的多晶半导体娃材料。
[0021]本实施例的工艺制造流程如下:
[0022]第一步，在N型厚度为260um磷原子掺杂浓度为5E13cm_3的硅片上表面形成P型基区4、N+集电区5、栅氧化层6和栅极介质7 ；
[0023]第二步，在下表面光刻腐蚀形成掩膜，刻蚀形成沟槽；
[0024]第三步，向背部注入磷杂质退火形成N+缓冲层2 ；
[0025]第四步，向背部注入硼杂质退火形成背沟槽P+发射区1，腐蚀背部氧化层，如图1所示。
[0026]然后在此基础上，淀积金属铝，然后光刻腐蚀进行反刻铝，为器件引出集电极和栅电极，通过背面金属化工艺为器件引出发射极。同时图1实施例中表面栅氧化层6和栅极介质7也可以为沟槽结构。
[0027]图2为本发明的第二种背部沟槽绝缘栅双极晶体管剖面示意图，是在图1实施例基础上，在背沟槽侧壁通过工艺设置了侧壁背面氧化层10。
[0028]图3为本发明的第三种背部沟槽绝缘栅双极晶体管剖面示意图，是在图1实施例基础上，在背沟槽之间N+缓冲层2表面，通过工艺设置了背面氧化层10。
[0029]图4为本发明的第四种背部沟槽绝缘栅双极晶体管剖面示意图，是在图1实施例基础上，在背沟槽之间N+缓冲层2表面和沟槽侧壁表面，通过工艺设置了背面氧化层10。
[0030]实施例2
[0031]图5为本发明的第五种背部沟槽绝缘栅双极晶体管的剖面图，下面结合图5详细说明本发明的半导体装置。
[0032]一种绝缘栅双极晶体管，包括:N-基区3，为N传导类型的半导体硅材料，厚度为260um,磷原子掺杂浓度为5E13cm_3 ;背沟槽P+发射区1，为P传导类型半导体硅材料，分布背面沟槽底部和侧壁，沟槽宽度和间距为5um，沟槽深度为50um，硼原子表面掺杂浓度为5E17cm_3 ；N+缓冲层2，为N传导类型的半导体硅材料，位于背沟槽P+发射区I周围，磷原子掺杂浓度为5E13cm_，5E16cm_3，厚度为2um ；P型基区4，位于N-基区3之上，为硼原子重掺杂的半导体硅材料，厚度为5um ;N+集电区5，位于P型基区4之上，为磷原子重掺杂的半导体娃材料，厚度为2um ;栅氧化层6,为娃材料的氧化物,位于器件表面；栅极介质7,位于栅氧化层6表面,为重掺杂的多晶半导体娃材料。
[0033]本实施例的工艺制造流程如下:
[0034]第一步，在N型厚度为260um磷原子掺杂浓度为5E13cm_3的硅片上表面形成P型基区4、N+集电区5、栅氧化层6和栅极介质7 ；
[0035]第二步，在下表面形成氮化硅层，光刻腐蚀形成掩膜，刻蚀形成沟槽；
[0036]第三步，在背部进行磷杂质扩散，形成N+缓冲层2，腐蚀背部氧化层；
[0037]第四步，在背部进行硼杂质扩散，形成背沟槽P+发射区1，腐蚀背部氧化层和氮化娃层,如图5所示。
[0038]然后在此基础上，淀积金属铝，然后光刻腐蚀进行反刻铝，为器件引出集电极和栅电极，通过背面金属化工艺为器件引出发射极。同时图5实施例中表面栅氧化层6和栅极介质7也可以为沟槽结构。
[0039]图6为本发明的第六种背部沟槽绝缘栅双极晶体管剖面示意图，是在图5实施例基础上，在背沟槽之间N+缓冲层2表面，通过工艺设置了背面氧化层10。
[0040]实施例3
[0041]图7为本发明的第七种背部沟槽绝缘栅双极晶体管的剖面图，下面结合图7详细说明本发明的半导体装置。
[0042]一种绝缘栅双极晶体管，包括:N-基区3，为N传导类型的半导体硅材料，厚度为260um,磷原子掺杂浓度为5E13cm_3 ;背沟槽P+发射区1，为P传导类型半导体硅材料，分布背面沟槽底部和沟槽之间N-基区3表面，沟槽宽度和间距为5um，沟槽深度为50um，硼原子表面掺杂浓度为5E17cm_3 ；N+缓冲层2，为N传导类型的半导体硅材料，位于背沟槽P+发射区I周围，磷原子掺杂浓度为5E13cm_，5E16cm_3，厚度为2um ； P型基区4，位于N-基区3之上，为硼原子重掺杂的半导体硅材料，厚度为5um ;N+集电区5，位于P型基区4之上，为磷原子重掺杂的半导体娃材料，厚度为2um ;栅氧化层6,为娃材料的氧化物,位于器件表面；栅极介质7,位于栅氧化层6表面,为重掺杂的多晶半导体娃材料。
[0043]本实施例的工艺制造流程如下:
[0044]第一步，在N型厚度为260um磷原子掺杂浓度为5E13cm_3的硅片上表面形成P型基区4、N+集电区5、栅氧化层6和栅极介质7 ；
[0045]第二步，在下表面光刻腐蚀形成胶掩膜，刻蚀形成沟槽，去除光刻胶；
[0046]第三步，向背部注入磷杂质退火形成N+缓冲层2 ；
[0047]第四步，向背部注入硼杂质退火形成背沟槽P+发射区1，腐蚀背部氧化层，如图7所示。
[0048]然后在此基础上，淀积金属铝，然后光刻腐蚀进行反刻铝，为器件引出集电极和栅电极，通过背面金属化工艺为器件引出发射极。同时图7实施例中表面栅氧化层6和栅极介质7也可以为沟槽结构。
[0049]图8为本发明的第八种背部沟槽绝缘栅双极晶体管剖面示意图，是在图7实施例基础上，在背沟槽侧壁表面通过工艺设置了背面氧化层10。
[0050]实施例4
[0051]图9为本发明的第九种背部沟槽绝缘栅双极晶体管的剖面图，下面结合图9详细说明本发明的半导体装置。
[0052]一种绝缘栅双极晶体管，包括:N-基区3，为N传导类型的半导体硅材料，厚度为260um,磷原子掺杂浓度为5E13cm_3 ;背沟槽P+发射区1，为P传导类型半导体硅材料，分布背面沟槽内壁和沟槽之间N-基区3表面，沟槽宽度和间距为5um，沟槽深度为50um，硼原子表面掺杂浓度为5E17cm_3 ；N+缓冲层2，为N传导类型的半导体硅材料，位于背沟槽P+发射区I周围，磷原子掺杂浓度为5E13cm_，5E16cm_3，厚度为2um ； P型基区4，位于N-基区3之上，为硼原子重掺杂的半导体硅材料，厚度为5um ;N+集电区5，位于P型基区4之上，为磷原子重掺杂的半导体娃材料，厚度为2um ;栅氧化层6,为娃材料的氧化物,位于器件表面；栅极介质7,位于栅氧化层6表面,为重掺杂的多晶半导体娃材料。
[0053]本实施例的工艺制造流程如下:
[0054]第一步，在N型厚度为260um磷原子掺杂浓度为5E13cm_3的硅片上表面形成P型基区4、N+集电区5、栅氧化层6和栅极介质7 ；
[0055]第二步，在下光刻腐蚀形成胶掩膜，刻蚀形成沟槽，去除光刻胶；
[0056]第三步，在背部进行磷杂质扩散，形成N+缓冲层2，腐蚀背部氧化层；
[0057]第四步，在背部进行硼杂质扩散，形成背沟槽P+发射区1，腐蚀背部氧化层，如图9所示。
[0058]然后在此基础上，淀积金属铝，然后光刻腐蚀进行反刻铝，为器件引出集电极和栅电极，通过背面金属化工艺为器件引出发射极。同时图9实施例中表面栅氧化层6和栅极介质7也可以为沟槽结构。
[0059]通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
【权利要求】
1.一种背部沟槽绝缘栅双极晶体管，其特征在于:包括: N型基区，由N-基区组成； P型基区、N+集电区、栅氧化层和栅极介质，位于N型基区上方； 背沟槽P+发射区，为多个沟槽结构，位于N型基区下方，P型半导体材料临靠沟槽内壁，N+缓冲层临靠P型半导体材料，N+缓冲层位于P型半导体材料与N型基区之间，同时背沟槽内填充电极金属。
2.如权利要求1所述的绝缘栅双极晶体管，其特征在于:所述的背沟槽P+发射区的沟槽宽度和沟槽间距小于等于lOum，沟槽深度小于等于lOOum。
3.如权利要求1所述的绝缘栅双极晶体管，其特征在于:所述的背沟槽P+发射区表面的掺杂浓度大于等于lE17Cm_3，P型半导体材料厚度为0.lunTlum。
4.如权利要求1所述的绝缘栅双极晶体管，其特征在于:所述的背沟槽P+发射区的P型半导体材料可以仅位于沟槽底部，也可以位于沟槽底部和沟槽侧壁，也可以位于N型基区表面和沟槽内壁。
5.如权利要求1所述的绝缘栅双极晶体管，其特征在于:所述的背沟槽P+发射区的沟槽侧壁表面可以为绝缘层覆盖、欧姆接触区或肖特基势垒结。
6.如权利要求1所述的绝缘栅双极晶体管，其特征在于:所述背沟槽之间N型基区表面可以为绝缘层覆盖、欧姆接触区或肖特基势垒结。
7.如权利要求1所述的绝缘栅双极晶体管，其特征在于:所述的N+缓冲层的掺杂浓度从背沟槽P+发射区向N型基区方向逐渐降低，厚度为IunTlOum,掺杂浓度为lE13cm_3?lE17cm_3，不同背沟槽附近的N+缓冲层可以相连。
8.如权利要求1所述的绝缘栅双极晶体管，其特征在于:所述的N-基区的掺杂浓度为lE13cm3?lE17cm 3。
9.如权利要求1所述的绝缘栅双极晶体管，其特征在于:所述的栅氧化层和栅极介质可以位于器件表面为平面结构，也可以位于器件上表面沟槽内为沟槽结构。
10.如权利要求1所述的一种背部沟槽绝缘栅双极晶体管的制备方法，其特征在于:包括如下步骤: 1)在N型片的上表面形成P型基区、N+集电区、栅氧化层和栅极介质； 2)在背表面通过掩膜刻蚀形成沟槽； 3)背部进行N型杂质扩散退火； 4)背部进行P型杂质扩散退火。
【文档编号】H01L29/08GK103681790SQ201210327563
【公开日】2014年3月26日 申请日期:2012年9月6日 优先权日:2012年9月6日
【发明者】朱江 申请人:朱江