半导体装置及其制造方法

半导体装置及其制造方法
【专利摘要】本发明的半导体装置具备：在第1导电类型的半导体层（1)的上层部形成的活性区域；从活性区域的端缘部向外侧以包围活性区域的方式配设的多个电场缓和层，多个电场缓和层的第1电场缓和层和第2电场缓和层交替地邻接而分别配设多个，由邻接的第1电场缓和层和第2电场缓和层形成一组，第1电场缓和层以第1面密度被注入第2导电类型的杂质，其宽度随着从活性区域远离而变窄，第2电场缓和层以比第1面密度低的第2面密度被注入第2导电类型的杂质，其宽度随着从活性区域远离而变宽。
【专利说明】半导体装置及其制造方法

【技术领域】
[0001] 本发明涉及半导体装置，主要涉及具有千伏以上的耐压的功率电子设备用的半导 体装置。

【背景技术】
[0002] 作为在功率电子设备中采用的耐压100伏以上的半导体装置（功率半导体器件）， 可以列举出二极管、MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor :金 属氧化物半导体场效应晶体管）、IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极 型晶体管）。在这些半导体装置设置有用于保持耐压性的耐压构造。
[0003] 例如，使电流与半导体基板的主面垂直地流过的半导体装置（纵向型器件）中，以 包围作为有源元件而发挥功能的区域（活性区域）的方式形成终端构造而成为耐压构造。
[0004] 另外，在使电流与半导体基板的主面平行地流过的半导体装置（横向型器件）中， 在活性区域的内部形成耐压构造。
[0005] 无论是纵向型器件还是横向型器件，耐压构造的功能都保持发生在半导体基板的 主面表面的高电压。在纵向型器件中，高电压发生在活性区域和半导体装置端部，在横向型 器件中，高电压发生在活性区域内部的电极间。
[0006] 作为半导体装置的耐压，有二极管的逆向耐压、晶体管的截止耐压，任一情况都定 义为能够切断电流的（不流过电流）上限的电压。
[0007] 半导体装置在切断电流的状态下，在半导体基板内部耗尽层扩展，通过该耗尽层 能够保持高电压。如果超过耐压而施加电压，则在半导体基板内部的电场集中部产生雪崩 压降，耗尽层被破坏而流过短路电流。
[0008] 例如，在是由低浓度N型半导体基板和高浓度P型注入层构成的PN结二极管（PIN 二极管）的情况下，在截止时耗尽层几乎扩展到低浓度N型半导体基板。保持高电压的是 该耗尽层，但是，耐压由于高浓度P型注入层的端部（外缘部）中的电场集中而被限制。
[0009] 因而，如果与高浓度p型注入层的端部邻接而形成低浓度p型注入层，则耗尽层向 低浓度N型半导体基板和低浓度P型注入层这两方扩展，使高浓度p型注入层的端部的电 场缓和，能够提高耐压。该低浓度P型注入层一般被称为降低表面电场（RESURF :Reduced Surface Field)层或者 JTE(Junction Termination Extension:结终端扩展）。另外，这 样的耐压构造被称为降低表面电场构造。
[0010] 在降低表面电场构造中，耗尽层也扩展到降低表面电场层，但是，为了获得高耐压 性，希望以期望的耐压使降低表面电场层大致完全耗尽化到最表面为止。该条件由降低表 面电场层的注入量（剂量、注入面密度）规定。在降低表面电场层整体的注入量单一的情 况下，最佳注入量与半导体基板的浓度无关，对于Si (硅）为大约IX 1012cm 2,对于多型4H 的SiC (碳化硅）为大约1 X l〇13cm 2 (在为活性率100 %的情况下）。这些被称为降低表面 电场条件。
[0011] 但是，在降低表面电场构造中存在缺点，由于获得髙耐压性，电场也会集中到降低 表面电场层外缘部。其结果，高耐压化被降低表面电场层外缘部的雪崩压降限制。即，基于 通常的降低表面电场构造的高耐压化存在界限。
[0012] 该问题如非专利文献1 (或者专利文献3、专利文献4)那样，可通过使降低表面电 场层的注入量朝向外侧而渐减来避免。通过这样的构造，电场集中点被分散为多个，半导体 内部的最大电场显著降低。
[0013] 另外，如专利文献1、专利文献2那样，即使使用朝向外侧而使降低表面电场层的 注入量阶段地降低的降低表面电场构造，也可以获得接近非专利文献1的效果。在专利文 献1、专利文献2的情况下，电场集中于高浓度P型注入层的外缘部、具有不同注入量的降低 表面电场层的边界及降低表面电场层最外缘，因此，电场缓和的效果与非专利文献1相比 虽然不佳，但是，与整体为单一注入量的降低表面电场层相比，由于电场集中点被分散，相 应地半导体基板内部的最大电场降低。
[0014] 现有技术文献
[0015] 专利文献
[0016] 专利文献1 :日本专利第39975δ1号公报
[0017] 专利文献2 :日本特表2000-516767号公报
[0018] 专利文献3 :日本特开昭61-84830号公报
[0019] 专利文献4 :日本特公平06-3799号公报
[0020] 非专利文献
[0021] 非专利文献 1 :R. Stengl and U.Gosele，"VARIATION OF LATERAL DOPING-A NEW CONCEPT TO AVOID HIGH VOLTAGE BREAKDOWN OF PLANAR JUNCTIONS，"IEDM85，p. 154,1985.


【发明内容】

[0022] 如以上所说明的那样，降低表面电场层的注入量朝向外侧而减少的降低表面电场 构造对高耐压化是有效的。
[0023] 但是，如非专利文献1那样，通过改变了开口率的掩模注入杂质并由热扩散使浓 度均一化而形成降低表面电场层的方法通常需要Ιμ?η以下的微细的开口图案和高温长时 间的退火处理（驱动处理）。因此，无法兼用如MeV (Mega-Electron-Volt)离子注入那样需 要厚膜的抗蚀剂掩模的技术。而且，热扩散用的高温长时间的退火处理（驱动处理）不仅 增加制造成本，而且生产性也降低。另外，无法使用于原本如SiC那样杂质的热扩散长度非 常小的半导体材料。
[0024] 另外，如专利文献1及专利文献2那样，向降低表面电场层的注入量附上等级的方 法可以随着注入量的等级增加而降低半导体内部的最大电场。但是，随着增加注入量的等 级，掩模形成用的照相制版过程和杂质注入过程的次数也增加。
[0025]本发明为了解决上述的问题点而完成的，目的在于提供一种半导体装置，该半导 体装置具备即使在注入量的等级增加的情况下也能够抑制照相制版过程及杂质注入（离 子注入）过程的次数且可以获得高耐压性的降低表面电场层。
[0026]本发明的半导体装置的形态，具备：活性区域，形成于第1导电类型的半导体层的 上层部；和多个电场缓和层，从所述活性区域的端缘部朝向外侧以包围所述活性区域的方 式配设，在所述多个电场缓和层中，第1电场缓和层和第2电场缓和层交替地邻接而分别配 设多个，邻接的所述第1电场缓和层和所述第2电场缓和层形成一组，所述第1电场缓和层 以第1面密度注入第2导电类型的杂质，其宽度随着从所述活性区域远离而变窄，所述第2 电场缓和层以比所述第1面密度低的第 2面密度注入第2导电类型的杂质，其宽度随着从 所述活性区域远离而变宽，所述多个电场缓和层从所述活性区域侧按照所述第1电场缓和 层、所述第2电场缓和层的顺序配设。
[0027] 根据本发明的半导体装置的形态，即使在注入量的等级增加的情况下，也使照相 制版过程和杂质注入过程分别以2次即可，因此能够抑制照相制版过程及杂质注入过程的 次数，能够降低制造成本。另外，能够获得构成降低表面电场层的多个电场缓和层的杂质的 注入量朝向外侧而多阶段地减少的结构，能够获得具有高耐压性的半导体装置。

【专利附图】

【附图说明】
[0028]图1是表示将本发明应用于二极管时的结构的平面图。
[0029]图2是表示将本发明应用于二极管时的结构的截面图。
[0030] 图3是表示本发明的实施方式1的半导体装置的结构的截面图。
[0031]图4是表示本发明的实施方式1的半导体装置中的p降低表面电场层的注入量的 水平方向分布的图。
[0032]图5是表示本发明的实施方式1的半导体装置中的P降低表面电场层的注入量的 水平方向分布的图。
[0033]图6是表示将本发明的实施方式1的半导体装置的低浓度P降低表面电场层的最 小宽度扩展了的结构的截面图。
[0034]图7是说明本发明的实施方式1的半导体装置的P降低表面电场层的制造工序的 截面图。
[0035]图8是说明本发明的实施方式1的半导体装置的P降低表面电场层的制造工序的 截面图。
[0036]图9是表示本发明的实施方式1的半导体装置的P降低表面电场层的耐压的注入 量依赖性的图。
[0037]图10是表示本发明的实施方式1的半导体装置所包含的P降低表面电场层的注 入量的素平方向分布的图。
[0038]图11是表示本发明的^施方式1的半导体装置中的电场强度的仿真结果的图。 [0039]图I2是表^本发明的f施方式i的半导体装置中的电位的仿真结果酬。 _。]图I3是表〒本发明的f施方式i的半导体装置中的电场强度的仿真结果酬。 [0041]图Η是表示本发難J施方式i醉导体装置中的电位的仿真结果酬。
[0042]图15是表^本发明的实施方式2的半导体装置的结构的截面图。
[。。43]图ie是表示本发獅J施方式2的半导体装置的变形例的结构的截酬。
[0044]图I7是表^本发_=施方式2的半导体装翻电流电压特性酬。
[0045]图1S是表示本发施方式2的半导体装置中的电场强度的仿真结果酬。 _] S I9是表，发難辭导体體中的电位的健结果關。
[0047]目2〇是細本发細^力$3的半导体装働结賊截酬。
[0048]图21是表示本发明的头施方武3的半导体装置中的降低麵电场层的注入量的 水平方向分布的图。
[0049] S 22是表$本发麵錢：^ 3辭导体體巾的随麵电场层的注入量的 水平方向分布的图。 _〇] ? 23是表不本发明的实施方式3的半导体装置中的降低表面电场层的注入量的 水平方向分布的其他例子的图。
[0051]目24是表$本发難实IlM 3的半导機置巾_低M电场层的注入量的 水平方向分布的其他例子的图。 _2] ? 25 3的半导体装置中的降低麵电场层的注入量的 水平方向分布的其他例子的图。
[0053] S 26是測本发麵实施方式3辭导健置麟低麵电场层關造工序的 截面图。
[0054] S 27题日牀发明的实施喊3的半导体装翻降低麵电场层的制造工序的 截面图。 _5]目283辭导彳楼翻随麵电腿麵压的注入 量依赖性的图。 _6] _ 29 Μ表3辭导体装誦随表鹏场层雛Λ量的水 平方向分布的图。
[0057]目3G録f雜_实施:? 3鮮导体装置巾触涵度誠真结果酬。 [_] ? 31 ?式3的半导体装置中的电位的仿真结果酬。
[0059]图32是表示本发明的$施方式3的半导体装置中的电场强度的仿真结果的图。 [0060]图33是表^本发明的实施方式3的半导体装置中的电位的仿真结果的图。
[0061]图34是表示本发明的实施方式1及3的降低表面电场层的构造和参照构造的仿 真结果的图。
[0062]图35是表^本发明的实施方式1及3的半导体装置的仿真结果的图。
[0063]图％是表示本发明的实施方式1及3的半导体装置的仿真结果的图。
[0064]图37是表示本发明的实施方式4的半导体装置的结构的截面图。
[0065]图38是表示本发明的实施方式1的半导体装置的其他应用例的结构的截面图。 [0066]图39是表示本发明的实施方式1的半导体装置的其他应用例的结构的截面图。 [00 67]图40是表示本发明的实施方式1的半导体装置的其他应用例的结构的截面图。

【具体实施方式】
[0068]〈将本发明应用于二极管时的整体结构〉
[0069]图1是表示将本发明应用于纵向型的二极管时的PIN二极管100的结构的平面 图，图2是表示图1中的A-A线的箭头看去截面的截面图。PIN二极管100如图1及图 2所 示，在以较低浓度（N-)包含N型杂质的半导体基板1的表面内，形成有由以较高浓度包含 P型杂质的注入层构成的活性区域2,而且以包围活性区域2的方式，形成由浓度不同的多 个P型注入层构成的降低表面电场层3 (电场缓和层）。而且，在从降低表面电场层3隔开 距离的位置的装置端缘部，形成有由以较高浓度包含N型杂质的N型注入层构成的阻挡层 4。这里，活性区域2的外侧的从降低表面电场层3到阻挡层4为止的构造成为终端构造。
[0070] 然后，在活性区域2上配设阳极电极5,在与活性区域2相反侧的半导体基板1的 主面（基板背面）表面内，形成有由以较高浓度包含N型杂质的注入层构成的阴极层20,在 阴极层20上配设阴极电极6。
[0071]这样的结构中，通过在与活性区域2接触的阳极电极5和基板背面的阴极电极6 之间施加偏置电压，二极管100作为PN结二极管而发挥功能。
[0072]以下，作为本发明的半导体装置的实施方式，以降低表面电场层3的结构为中心 进行说明。
[0073] <Α·实施方式1>
[0074] 〈Α-1.装置结构〉
[0075]图3是图1所示的应用了本发明的纵向型的ρΙΝ二极管100的部分截面图。
[0076]如图3所示，在以较低浓度（Ν-)包含Ν型杂质的半导体基板1的表面内，形成有 以较高浓度包含Ρ型杂质的活性区域（Ρ基层）2,而且以包围Ρ基层2的方式，形成有由浓 度不同的多个Ρ型注入层构成的Ρ降低表面电场层3 (电场缓和层）。
[0077]然后，在从Ρ降低表面电场层3隔开距离的位置的装置端缘部，形成有以较高浓度 包含Ν型杂质的阻挡层4。
[0078] Ρ降低表面电场层3由注入量不同的2种Ρ型注入层构成。这里，为了简化，2种Ρ 型注入层的注入深度为大致相同，并且被形成为比阻挡层4深且与Ρ基层2成为大致相同 的注入深度。另外，将以较高注入量注入Ρ型杂质的降低表面电场层称为高浓度Ρ降低表 面电场层，将比高浓度降低表面电场层低的注入量的降低表面电场层称为低浓度Ρ降低表 面电场层。另外，Ρ降低表面电场层3由多个降低表面电场层构成，因此，有时也称为多个 电场缓和层。
[0079]如图3所示，成为如下结构：高浓度Ρ降低表面电场层7a与p基层2的外侧邻接， 低浓度Ρ降低表面电场层8b与高浓度Ρ降低表面电场层7a的外侧邻接，高浓度Ρ降低表 面电场层8a与低浓度P降低表面电场层Sb的外侧邻接，低浓度ρ降低表面电场层％与高 浓度P降低表面电场层8a的外侧邻接，高浓度P降低表面电场层 9a与低浓度ρ降低表面 电场层9b的外侧邻接，低浓度P降低表面电场层10b与高浓度ρ降低表面电场层 9a的外 侧邻接，高浓度P降低表面电场层10a与低浓度P降低表面电场层l〇b的外侧邻接，低浓度 P降低表面电场层lib与高浓度P降低表面电场层i〇a的外侧邻接。
[00S0]而且，高浓度P降低表面电场层7a、8a、9a、10a的宽度朝向外侧而逐渐变窄，低浓 度P降低表面电场层8b、％、10b、lib的宽度朝向外侧而逐渐变宽。
[0081]这里，在P降低表面电场层3中的，高浓度P降低表面电场层7a、8a、9a及10a的 各自的宽度被称为w(7a)、w(8a)、w(9a)及w(10a)，低浓度P降低表面电场层8b、9b、10b 及lib的各自的宽度被称为w(8b)、w(9b)、w(10b)、w(11b)时，两者的关系成为w(7a)= w(8b)+w(8a) =w(9b)+w(9a) = w (10b)+w (10a) =w(llb)〇
[0082]另外，1?浓度P降低表面电场层7a、8a、9a及10a的宽度的比率成为w(7a) :w(8a): w(9a) :w(10a) =4:3:2:1，低浓度？降低表面电场层81)、％、101)及111)的宽度的比率成为 w(8b) :w(9b) :w(10b) :w(llb) = 1 :2 :3 :4。
[0083]另外，在P降低表面电场层3中的受体离子（杂质）的注入量如果用以半导体基 板的水平方向距离为横轴、以注入量为纵轴的图表示，则如图4。
[0084] 在图4中如实线所示，在与高浓度P降低表面电场层7a、8a、9a及l〇a对应的区域 中，成为比P基层2低但是比低浓度P降低表面电场层8b、9b、10b及1 lb高的浓度。另外， 优选高浓度P降低表面电场层的注入量是降低表面电场条件的1. 2?2倍左右，低浓度P 降低表面电场层的注入量是降低表面电场条件的0. 3?0. 6倍左右。该理由将在后说明。 [0085]这里，如果按照相邻的低浓度P降低表面电场层和高浓度P降低表面电场层的组 来算出注入量的平均，则成为如图4中用虚线所示的台阶状的注入量分布。
[0086] S卩，如果将高浓度P降低表面电场层7a的注入量设为第1阶段，则低浓度P降低表 面电场层8b和高浓度P降低表面电场层8a的注入量的平均值成为第2阶段，低浓度P降 低表面电场层9b和高浓度P降低表面电场层9a的注入量的平均值成为第3阶段，低浓度P 降低表面电场层l〇b和高浓度P降低表面电场层l〇a的注入量的平均值成为第4阶段，低 浓度P降低表面电场层lib的注入量成为第5阶段。
[0087]另外，在图4中，如果高浓度P降低表面电场层7a视为与宽度零的低浓度P降低 表面电场层的组，低浓度P降低表面电场层lib视为与宽度零的高浓度P降低表面电场层 的组，则通过低浓度P降低表面电场层和高浓度P降低表面电场层的组的重复数，规定模拟 的注入量的等级数（阶段数），P降低表面电场层3成为在基板水平方向具有模拟的5阶段 的注入量的P降低表面电场层。
[0088]这里，如果进一步增加高浓度P降低表面电场层和低浓度P降低表面电场层的组 的重复数（组的重复数设为N)，将各组的宽度设为恒定，将高浓度p降低表面电场层的宽 度设为（N-1) :(N-2):…：2 :1，将低浓度P降低表面电场层的宽度设为1 :2 :…：(N-2): (N-1)之比，则组间的注入量的差变小，如图5中虚线所示，成为注入量模拟地线性渐减的 降低表面电场层。另外，在图 5中，将基板的水平方向距离取为横轴，将注入量取为纵轴。 [0089]这样，通过使高浓度P降低表面电场层的宽度变窄的比例和低浓度P降低表面电 场的宽度变宽的比例一致，可以使模拟的注入量的阶段宽度恒定，使降低表面电场层的注 入量渐减的比例恒定。
[0090] 另外，通过增加高浓度p降低表面电场层和低浓度P降低表面电场层的组的重复 数，接近注入量线性地渐减这样的理想形状，可以进一步降低半导体基板内部的电场，换言 之，可以获得更高的耐压。
[0091] 在该情况下，也可以使P降低表面电场层3的全宽度固定，使相互邻接的低浓度p 降低表面电场层和高浓度P降低表面电场层的组的宽度（重复间距）变窄，从而增加重复 数，也可以通过原样固定重复间距而增加重复数来延长P降低表面电场层3的全宽度。
[0092] 其中，重复间距优选是低浓度P降低表面电场层及高浓度p降低表面电场层的最 小宽度的至少4倍以上。另外，上述最小宽度成为1 μπι?2μπι。
[0093] 另外，在图3所示的Ρ降低表面电场层3中，示出了以最内侧的低浓度Ρ降低表面 电场层8b和最外侧的高浓度Ρ降低表面电场层l〇a的宽度成为相同的方式设定高浓度ρ 降低表面电场层和低浓度P降低表面电场层的宽度的例子，但是不限于此。
[0094]即，最内侧的低浓度P降低表面电场层的宽度可以比最外侧的高浓度P降低表面 电场层的宽度宽，最内侧的低浓度P降低表面电场层的宽度也可以比最外侧的高浓度P降 低表面电场层的宽度窄。
[0095]例如，在由于某些理由不得不将高浓度P降低表面电场层的注入量提高到降低表 面电场条件的2倍以上的情况下，为了降低靠内侧的组的注入量的平均值，也可以加宽低 浓度P降低表面电场层的最小宽度。在图6中示出了其一个例子。
[0096]在图6所示的PIN二极管101中的P降低表面电场层3'中，高浓度P降低表面电 场层7a、8a、9a及10a的宽度与图3所示的PIN二极管100相同，而低浓度p降低表面电场 层8b'、9b'、10b'及lib'的宽度变得比图3所示的低浓度P降低表面电场层 8b、9b、10b及 lib的宽度览。其结果，最小宽度的低浓度P降低表面电场层8b'成为与最小宽度的高浓度 P降低表面电场层l〇a相比宽度宽的结构。另外，p降低表面电场层3'由多个降低表面电 场层构成，因此，有时也称为多个电场缓和层。
[0097]如上所述，将高浓度P降低表面电场层和低浓度P降低表面电场层的各组的宽度 设为恒定、使低浓度P降低表面电场层的宽度朝向外侧渐增、并且使高浓度P降低表面电场 层的宽度朝向外侧渐减的P降低表面电场层3(图 3)及P降低表面电场层3,的结构是如 下结构：即使在例如组的重复数少的情况下，也会获得高耐压性、针对过程误差的鲁棒性、 进而针对半导体装置的动作环境的鲁棒性的方面上平衡非常良好。
[0098]另外，在图5中，示出了 P降低表面电场层3的注入量渐减的梯度（公差）为恒定 的例子，但是，只要单调减少，则梯度也可以不是恒定的。
[00"]例如，也可以是单调减少且上凸、单调减少且下凸那样的渐减图案。如果示出简单 的例子，则渐减图案是用具有2条直线和一个角的折线表示的图案，在将p基层2侧的直线 设为内侧的线，并将下一条直线设为外侧的线时，"单调减少且上凸"表示内侧的线的下降 梯度比外侧的线的下降梯度缓的渐减图案，"单调减少且下凸"表示内侧线的下降梯度比外 侧线的下降梯度急的渐减图案。
[0100]这样，即使不将注入量的变化设为恒定，也可以调节各注入层的宽度，设为上凸、 下凸的单调减少图案。由此，可以调节电场集中的程度、电场的分布。
[0101] 〈A-2.制造方法〉
[0102]接着，采用顺序示出P降低表面电场层3的制造工序的图7及图8,说明P降低表 面电场层3的制造方法。
[0103]如图7所示，在以较低浓度（N-)包含N型杂质的半导体基板1的一方的主面的 表面内，形成以较高浓度包含P型杂质的P基层2后，在该一方的主面上，形成抗蚀剂掩模 RM1，该抗蚀剂掩模RM1具有与P降低表面电场层3的形成区域对应的部分成为开口部的图 案。
[0104]然后，从抗蚀剂掩模RM1的上方，以成为与低浓度p降低表面电场层相当的注入量 的方式进行受体离子（P型杂质离子）的离子注入，从而在P降低表面电场层3的整个形成 区域形成低浓度P型杂质层12。
[0105]接着，在除去抗蚀剂掩模RM1之后，在图8所示的工序中，形成抗蚀剂掩模RM2,该 抗蚀剂掩模RM2具有与高浓度P降低表面电场层7a、8a、9a及l〇a对应的部分成为开口部 的图案，从抗蚀剂掩模RM2的上方，以成为与高浓度p降低表面电场层相当的注入量和与低 浓度P降低表面电场层相当的注入量之差的量相当的注入量的方式进行受体离子的离子 注入，从而经由上述开口部形成高浓度P降低表面电场层7a、8a、9a及10a，另外，在被抗蚀 剂掩模冊 2覆盖的部分形成低浓度P降低表面电场层8b、9b、10b及lib。
[0106]这样，通过2次照相制版过程和2次杂质注入（离子注入）过程，可以模拟地形成 具有多阶段的注入量的P降低表面电场层3,可以获得针对对齐误差、掩模的尺寸误差等过 程误差鲁棒性高的半导体装置。
[0107] 另外，在采用图7及图8说明了的制造方法中，在形成p基层2之后形成P降低表 面电场层3,该顺序也可以相反。
[0108] 另外，最初的受体离子的注入和第二次的受体离子的注入的顺序也可以相反。
[0109] 另外，在图7及图8中，为了简单，说明了仅仅通过离子注入使受体离子达到最终 的注入深度的例子，虽然该方法在难以引起热扩散的碳化硅（SiC)等半导体材料中有效， 但在Si那样的扩散长度比较大的半导体材料中，也可以将注入深度设定在半导体基板i的 主面表面附近，通过退火处理使受体离子深度扩散。
[0110] 此时，在深度方向扩散的同时还产生水平方向（横向）的扩散，但是，高浓度p降 低表面电场层和低浓度P降低表面电场层之间的浓度梯度只是变得平缓，不会产生问题。 反而，高浓度P降低表面电场层和低浓度P降低表面电场层之间的浓度梯度变得平缓，相应 地，在浓度边界发生的电场集中被缓和，还具有耐压进一步提高的效果。
[0111] 但是，在如Si那样扩散长度比较大的半导体材料中，由于高浓度p降低表面电场 层的横向扩散，靠内侧配置的宽度窄的低浓度P降低表面电场层也有可能实质上消失，在 该情况下，也可以通过使与高浓度P降低表面电场层对应的所有掩模开口的宽度变窄（换 言之，扩展与低浓度P降低表面电场层对应的所有掩模宽度）来应对。
[0112] s卩，在Si的情况下，在半导体基板1的主面表面附近，注入硼离子作为受体离子并 通过退火处理使之热扩散时，在横向扩散深度方向的8成左右。例如，如果深度方向的扩散 长度为 6 μ m,则从注入开口端开始横向扩展4. 8 μ m左右。横向的浓度轮廓与深度方向的浓 度轮廓相同以高斯分布减少，因此,相邻的高浓度P降低表面电场层中的注入开口端的最 小距离优选设定成深度方向的扩散长度的8成以上。
[0113] 另外，作为低浓度p降低表面电场层和高浓度P降低表面电场层的组的重复数 (模拟的注入量的等级数），优选为4以上。这是因为，具有3种注入量的P降低表面电场 层可以通过2次照相制版过程和2次杂质注入过程形成，因此采用本发明的方法的效果低。
[0114] <Α-3·效果〉
[0115] 接着，用表示仿真结果的图9?图14说明将本发明的实施方式1的半导体装置应 用于耐压4500V级的Si的纵向型PIN二极管时的效果。另外，以下的说明基于低浓度Ρ降 低表面电场层和高浓度P降低表面电场层的组的重复数为12次的结构。
[0116] 图9是调查了室温下的耐压的P降低表面电场层注入量依赖性的图，表示在将低 浓度P降低表面电场层注入量（cnf2)取为横轴，将耐压（V)取为纵轴，并且将高浓度P降低 表面电场层的注入量（cnT 2)为参数时的耐压特性。
[0117] 在图9中，表不了将尚浓度P降低表面电场层的注入量设为8. 0X 1011、1. 0X 1012、 1. 2X 1012、1. 4X 1012、1· 6X 1012、2. ΟΧ 1012、2· 5X 1012 及 3. OX 1012 时的耐压特性。
[0118] 在图9中用粗线表示的高浓度Ρ降低表面电场层的注入量为1.4X1012cnf 2时，能 够获得最高耐压，因此将其称为最佳注入量。与之相对，用实线表示的特性表示比最佳注入 量低的注入量时的特性，用虚线表示的特性表示比最佳注入量高的注入量的特性。
[0119] 根据图9,在考虑过程误差时，在高浓度P降低表面电场层的注入量为降低表面电 场条件的1. 2?2倍左右，低浓度P降低表面电场层的注入量为降低表面电场条件的〇. 3? 〇· 6倍左右的情况下，判明为能够获得稳定的高耐压特性。
[0120] 作为"高耐压"的定义，这里设为室温下额定电压+10% (45〇〇ν+10%为4%〇ν)，作 为"稳定的高耐压特性"的定义，设为即使在低浓度P降低表面电场层的注入量偏移10%时 也可以获得耐压4950V的特性。该理由是，本发明的降低表面电场构造的耐压，与高浓度p 降低表面电场层的注入量相比，更容易受到低浓度P降低表面电场层的注入量的影响。 [0121] 在图9中，即使在低浓度P降低表面电场层的注入量偏移土 10%的情况下也 可以获得耐压4950V的条件是高浓度P降低表面电场层的注入量为降低表面电场条件 (1 X 1012CnT2)的 1· 2 ?2 倍（1. 2X 1012 ?2X 1012cnT2)的情况，在 2. 5X 1012cnT2 的情况下， 不允许注入量的偏移，S卩，只要注入量稍微偏移就无法获得耐压4950V。
[0122]另外，针对低浓度P降低表面电场层的注入量的余裕在高浓度P降低表面电场层 的注入量为1. 4X 1012cnT2时为最大。此时的耐压特性中，如果低浓度P降低表面电场层的 注入量为降低表面电场条件的〇· 3?0· 6倍的范围（3X 1011?6X 10ucm_2)，则即使注入量 偏移±10%也可以获得耐压495(^。
[0123] 图10表示低浓度P降低表面电场层和高浓度P降低表面电场层的组的重复数为 12次时的受体离子的注入量的一个例子，将P基层、P降低表面电场层及低浓度的N型半导 体基板的平面方向（水平方向）的距离取为横轴，在纵轴表示注入量（cnf 2)。
[0124] 如图10所示，注入量3X 10ucnT2的低浓度P降低表面电场层和注入量 1.4X1012cnT 2的高浓度P降低表面电场层的组的重复数，包含单方为宽度零的情况在内为 12次，如虚线所示，成为具有模拟的I 2阶段的注入量的P降低表面电场层。该具有模拟的 12阶段的注入量的P降低表面电场层的仿真结果用图11?图14来进行说明。
[0125] 在图11中示出了逆向电压4500V中的半导体基板的主面表面（P降低表面电场层 的最表面）处的电场强度（V/cm)，横轴表不水平方向的距离，纵轴表示电场强度（V/cm)。
[0126] 在图12中示出了逆向电压4500V中的半导体基板的主面表面处的电位（V)，横轴 表示水平方向的距离，纵轴表示电位（V)。
[0127] 在图13中示出了逆向电压4500V中的与P降低表面电场层的注入深度相当的深 度（PN结深度）处的电场强度（V/cm)，横轴表示平面方向的距离，纵轴表示电场强度（V/ cm)。另外，在半导体基板内，最强的电场集中发生在P降低表面电场层的注入深度附近。
[0128] 在图14中示出了逆向电压4500V中的与P降低表面电场层的注入深度相当的深 度（PN结深度）处的电位（V)，横轴表示水平方向的距离，纵轴表示电位（V)。
[0129] 示出了对如图10的虚线所示的那样本发明的具有模拟的12阶段的注入量的P降 低表面电场层的构造和形成为实际具有12阶段的注入量的P降低表面电场层的构造（12 阶段注入构造）的电场进行比较所得的结果的图为图11及图13,图12及图14是对电位进 行了比较的图。
[0130] 在图11?14中，实线与本发明的P降低表面电场层的构造的仿真结果对应，虚线 与12阶段注入构造的降低表面电场层的构造的仿真结果对应。
[0131] 在图11中，本发明的P降低表面电场层的电场强度与12阶段注入构造相比，波峰 值高达2倍左右，但是在相邻的低浓度P降低表面电场层和高浓度p降低表面电场层的组 中，以电场的峰埋入谷的方式进行平均化时，判明为在两端部以外接近12阶段注入构造的 电场强度分布。
[0132] 结果，如图12所示，在本发明的P降低表面电场层和12阶段注入构造的P降低表 面电场层中，电位分布非常近。两者的电位相对于距离大概线性地变化，作为耐压构造是理 想的。这在分别表示与P降低表面电场层的注入深度相当的深度处的电场强度及电位的图 13及图14中也相同。
[0133] 另外，在图11中，本发明的P降低表面电场层的最表面处的电场强度的波峰显著， 但实际上不会成为大问题。这是因为，通常，半导体基板内部的最大电场不是在主面表面， 而是在P基层及P降低表面电场层的注入深度附近的PN结附近发生。
[0134] 通过图11和图13的比较，P降低表面电场层的注入深度附近的电场强度比基板 的主面表面的电场强度大的情况可知这一点。
[0135] 另外，本发明的P降低表面电场层中的半导体基板内部的最大电场比12阶段注入 构造的P降低表面电场层高9%左右，但是，如果该半导体基板内部的最大电场比半导体材 料（这里为Si)的绝缘破坏电场低，则不会产生问题。从而，可以说本发明的P降低表面电 场层具有与12阶段注入构造的P降低表面电场层同样的高耐压性（保持高电压的性能）。
[0136] 根据本发明的半导体装置，可以获得具有以上说明那样的高耐压性的PIN二极 管。
[0137] 而且，该PIN二极管的降低表面电场层可以通过2次照相制版过程和2次杂质注 入过程形成，即使在注入量的等级增大的情况下，也可以抑制照相制版过程及杂质注入过 程的次数。
[0138] 另外，由于不需要Ιμπι以下的微细的开口图案，因此，也可以与如MeV离子注入那 样需要厚膜的抗蚀剂掩模的技术并用，使杂质热扩散的高温长时间的退火处理也变得不必 要。另外，由于不需要热扩散，因此，也可以使用如SiC那样杂质的热扩散长度非常小的半 导体材料。
[0139] <B.实施方式2>
[0140] <B-1.装置结构〉
[0141] 图15是表示应用了本发明的N沟道型的M0SFET200的结构的部分截面图。 MOSFEDOO 是非对称型的横向型的 M0SFET，称为 LDMOSFET(Laterally doped M0SFET，横向 掺杂金属氧化物半导体场效应晶体管）。
[0142] 如图15所示，M0SFET200具备：在以较低浓度（P-)包含p型杂质的半导体基板21 的一方的主面的表面内设置的以较高浓度包含N型杂质的N型注入层（漏极层）22 ;在与 漏极层22隔开间隔的位置的半导体基板21的表面内设置的以较高浓度包含p型杂质的p 型注入层（P阱层）26 ;在P阱层26的上层部设置的以较高浓度包含N型杂质的N型注入 层（源极层）27 ;在漏极层22和P阱层26之间设置的N降低表面电场层30。
[0143] 另外，从源极层27的上部直到N降低表面电场层3〇侧的p阱层26的上部，形成 有栅极氧化膜2 3,从N降低表面电场层3〇上到漏极层22的端缘部，以与栅极氧化膜23连 续的方式形成比栅极氧化膜23厚的场氧化膜24。
[0144] 另外，从栅极氧化膜23上到场氧化膜24上，形成栅极电极25,在未被场氧化膜24 覆盖的漏极层22上形成漏极电极28,在未被栅极氧化膜23覆盖的源极层27上形成源极电 极29。这里，半导体基板21的背面成为与源极电极29同电位。
[0145] N降低表面电场层30由注入量不同的2种N型注入层构成。这里，为了简单，2种 N型注入层的注入深度大致相同，形成为比P阱层26浅而比源极层27及漏极层22深的注 入深度。另外，将较高注入量的降低表面电场层称为高浓度N降低表面电场层，将比高浓度 降低表面电场层低的注入量的降低表面电场层称为低浓度N降低表面电场层。另外， 低表面电场层30由多个降低表面电场层构成，因此也称为多个电场缓和层。
[0146]如图15所示，成为如下结构：高浓度N降低表面电场层31a与漏极22的外侧（源 极侧）邻接，低浓度N降低表面电场层32b与高浓度N降低表面电场层31a的外侧邻接，高 浓度N降低表面电场层32a与低浓度N降低表面电场层32b的外侧邻接，低浓度n降低表 面电场层 33b与高浓度N降低表面电场层3?的外侧邻接，高浓度N降低表面电场层33a 与低浓度N降低表面电场层Mb的外侧邻接，低浓度N降低表面电场层34b与高浓度N降 低表面电场层33a的外侧邻接，高浓度N降低表面电场层34a与低浓度N降低表面电场层 34b的外侧邻接，低浓度N降低表面电场层35b与高浓度N降低表面电场层34a的外侧邻 接，P阱26与低浓度N降低表面电场层35b的外侧邻接。 、
[0147] 高浓度N降低表面电场层31a、32a、3；3a及34a的宽度向外侧逐渐变窄，低浓度N 降低表面电场层32b、33b、34b及35b的宽度向外侧逐渐变宽。
[0148]即，虽然导电类型相反，但是如果使漏极22与P基层2对应，使P阱层26与阻挡 层4对应，使N降低表面电场层30与P降低表面电场层3对应，则M0SFET200的结构与实 施方式1的图3所示纵向型的PIN二极管100的终端构造类似，N降低表面电场层30成为 耐压构造。
[0149]另外，虽然导电类型相反，但是N降低表面电场层30的制造方法和最佳的注入量 也与实施方式1的P降低表面电场层3同样。但是，N降低表面电场层30与P阱层26邻 接、以及在P阱层26及N降低表面电场层30的一部分上隔着栅极氧化膜23及场氧化膜24 设置栅极电极25这方面不同于实施方式1。
[0150]在MOSFET2〇0的截止状态下，在N降低表面电场层30上的栅极氧化膜23的端部 产生显著的电场集中，因此，通过使栅极电极25隔着场氧化膜24延伸到N降低表面电场层 30上,作为场板发挥功能而使电场缓和。
[0151]因而，低浓度N降低表面电场层35b的宽度变得例如比低浓度N降低表面电场层 34b和高浓度N降低表面电场层34a的组的宽度宽。
[0152]另外，通过延伸低浓度N降低表面电场层35b的宽度，可以降低栅极电极25下方 的基板表面电场。
[0153]通过这样的结构，在将源极电极29设为零电压，将栅极电极25设为零电压或者负 电压，将漏极电极28设为正电压的截止状态下，可以由扩展到半导体基板21和N降低表面 电场层30的耗尽层保持高电压，另一方面，在将源极电极％设为零电压，将栅极电极 25设 为正电压，将漏极电极28设为正电压的导通状态下，在栅极电极25的正下方的p阱层 26 表面形成N型沟道，在由源极层27、P阱层26表面的N型沟道、N降低表面电场层30、漏极 层22构成的一系列的N型的通路流过电子电流。
[0154]另外，在图15所示的M0SFET200中，示出了 N降低表面电场层30的注入深度形成 得比P陇层26浅的示例子，但是也可以采用图16所示的结构。
[0155]即，在图26所示的MOSFET201中，N降低表面电场层30的注入深度形成得比P阱 层26深，与P阱层26相接的低浓度N降低表面电场层35b以不仅与P讲26的侧面还与P 阱26的下部相接的方式扩展，另外，高浓度N降低表面电场层31a以与漏极22的下部也相 接的方式扩展。
[0156] <Β-2·效果〉
[0157] 接着，采用示出仿真结果的图17?图I9来说明将本发明的实施方式2的半导体 装置应用于耐压4500V级的Si的横向型M0SFET时的效果。另外，以下的说明是基于低浓 度N降低表面电场层和高浓度N降低表面电场层的组的重复数为32次的结构。
[0158] 图17表示横向型M0SFET的电流电压特性，横轴表示漏极-源极间电压（v)，纵轴 表示漏极电流（任意单位）。另外，以纵轴（漏极-源极间电压零）为界，在左边的区域中 栅极-源极间电压为设零，在右的区域中，栅极-源极间电压设为阈值电压以上的正的值。
[0159] 另外，在图18中示出了漏极-源极间电压4500V中的半导体基板的主面表面处的 电场强度（V/cm)，横轴表示基板的水平方向（平面方向）的距离，纵轴表示电场强度（ v/ cm)。
[0160] 在图19中不出了漏极-源极间电压4500V中的半导体基板的主面表面处的电位 (V)，横轴表示水平方向的距离，纵轴表示电位（V)。
[0161]如图17所示，该横向型M0SFET在栅极-源极间电压为0的截止状态下，到5000V 为止防止流过漏极电流，判明作为耐压4500V级的晶体管而正常动作。
[0162]另外，判明为如图18及图19所示，虽然在与栅极电极下部相当的部分产生电场集 中，但是N降低表面电场层的电场、电位的特征与实施方式1的纵向型pin二极管的情况同 样，N降低表面电场层作为良好耐压构造而发挥功能。
[0163]目卩，推测为在图18中，本发明的N降低表面电场层的电场强度成为波峰值突出的 分布，但是在相邻的低浓度N降低表面电场层和高浓度N降低表面电场层的组中，以电场的 峰埋入谷的方式平均化，从而成为突出少的电场强度分布，接近实际32阶段注入构造的电 场强度分布。结果，如图I9所示，判明成为了电位相对于距离大致线性变化的理想耐压构 造。
[0164]根据本发明的半导体装置，可以获得具有以上说明那样的高耐压性的横向型的 M0SFET。
[0165]而且，该横向型的M0SFET的降低表面电场层可以通过2次照相制版过程和2次杂 质注入过程形成，即使在注入量的等级增加的情况下，也可以抑制照相制版过程及杂质注 入过程的次数。
[0166]另外，不需要1 μ m以下的微细的开口图案，因此，可以与如MeV离子注入那样需要 厚膜的抗蚀剂掩模的技术兼用，用于使杂质热扩散的高温长时间的退火处理变得不必要。 另外，由于不需要热扩散，因此也可以使用如 SiC那样杂质的热扩散长度非常小的半导体 材料。
[0167] 〈C.实施方式3>
[0168]在以上说明的本发明的实施方式2的横向型M0SFET中，在耐压构造中流过电流， 因此，N降低表面电场层的全部必须是相同的导电类型的杂质层。但是，在实施方式丨那样 的纵向型的二极管中，P降低表面电场层用作终端构造，因此，也可以不是P降低表面电场 层的全部为相同导电类型的杂质层。以下，说明降低表面电场层由不同导电类型的杂质层 构成的例子。
[0169] 〈C-1.装置结构〉
[0170] 图20是表示将本发明应用于纵向型的二极管时的PIN二极管300的结构的部分 截面图。另外，与图3所示的PIN二极管100同一的结构附上同一符号，省略重复说明。
[0171] 图20所示的降低表面电场层31成为具有P降低表面电场层3和追加降低表面电 场层32的结构，其中，该P降低表面电场层3由注入量不同的2种P型注入层即高浓度p 降低表面电场层和低浓度P降低表面电场层的组构成，该追加降低表面电场层32在P降低 表面电场层3的外侧（阻挡层4侧）由多个低浓度P降低表面电场层相互隔开距离而设置 的追加降低表面电场层即由低浓度P降低表面电场层和与其邻接并以较低浓度（N-)包含 N型杂质的半导体层的组重复多个而形成。
[0172] 在图20中，P降低表面电场层3与P基层2的外侧邻接，未注入P型杂质而以较 低浓度（N-)包含N型杂质的半导体层即非注入N区域 32c与P降低表面电场层3的最外 缘的低浓度P降低表面电场层lib的外侧邻接，在非注入N区域32c的外侧设置低浓度P 降低表面电场层32d。非注入N区域33c与低浓度P降低表面电场层32d的外侧邻接，在非 注入N区域33c的外侧设置低浓度P降低表面电场层3 3d。另外，非注入N区域34c与低浓 度P降低表面电场层33d的外侧邻接，在非注入N区域34c的外侧设置低浓度P降低表面 电场层34d。由这些低浓度P降低表面电场层32d、33d及34d和非注入N区域32c、33c及 34c的组构成追加降低表面电场层32。另外，追加降低表面电场层32由多个降低表面电场 层构成，因此有时也称为多个追加电场缓和层。
[0173] 而且，低浓度P降低表面电场层11b、32d、33d及34d的宽度向外侧逐渐变窄，非注 入N区域32c、33c、34c的宽度向外侧逐渐变宽。
[0174] 这里，降低表面电场层31中的低浓度P降低表面电场层11b、32d、33d及34d的各 自的宽度被称为w (1 lb)、w (32d)、w (33d)及w (34d)，非注入N区域32c、33c及34c的各自 的宽度分别称为w(32c)、w(33c)及w(34c)时，两者的关系成为w(llb) =w(32c)+w(32d) =w(33c)+w(33d) = w(34c)+w(34d)〇
[0175] 另外，低浓度P降低表面电场层llb、32d、33d及34d的宽度的比率成为w(llb): w(32d) :w(33d) :w(34d) =1:1-x:l-2x:l-3x,非注入 N 区域 32c、33c 及 34c 的宽度的比率 成为 w(32c) :w(33c) :w(34c) =x:2x:3x。另外，设为 x 满足 〇〈χ<1/3。
[0176] 这样，使低浓度Ρ降低表面电场层的宽度变窄的比例和非注入Ν区域的宽度变宽 的比例一致，从而可以使模拟的注入量的阶段宽度成为恒定，可以使降低表面电场层的注 入量渐减的比例成为恒定。
[0177]关于降低表面电场层31中的受体离子（杂质）的注入量，如果用将半导体基板的 水平方向距离取为横轴、将注入量取为纵轴的图表示，则表示为如图21那样。另外，这里设 为 X = 1/4。
[0178] 在图2丨中，如实线所不，在与尚浓度Ρ降低表面电场层7a、8a、9a及10a对应的区 域中，P型杂质的注入量成为比P基层2低但是比低浓度ρ降低表面电场层8b、9b、10b及 lib高的注入量。
[0179]另外，在与低浓度P降低表面电场层llb、32d、33d及34d对应的区域中，P型杂质 的注入量成为比高浓度P降低表面电场层低但是比非注入N区域32c、33c、34c高的注入 量。另外，非注入N区域32c、33c、 34c是以较低浓度（N-)包含N型杂质的半导体基板1的 原样的区域，因此，如果忽视注入的p型杂质的扩散，则p型杂质量为〇。
[0180] 这里，如果在相邻的低浓度P降低表面电场层和高浓度P降低表面电场层的组、及 相邻的非注入N区域和低浓度P降低表面电场层的组算出注入量的平均，则成为图16如虚 线所示的台阶状的注入量分布。
[0181] S卩，如果将高浓度P降低表面电场层7a的注入量设为第1阶段，则低浓度p降低表 面电场层8b和高浓度P降低表面电场层8a的注入量的平均值成为第2阶段，低浓度P降 低表面电场层9b和高浓度P降低表面电场层9a的注入量的平均值成为第3阶段，低浓度P 降低表面电场层10b和高浓度P降低表面电场层10a的注入量的平均值成为第4阶段，低 浓度P降低表面电场层lib的注入量成为第5阶段。而且，非注入N区域32c和低浓度P 降低表面电场层32d的注入量的平均值成为第6阶段，非注入N区域33c和低浓度P降低 表面电场层 33d的注入量的平均值成为第7阶段，非注入N区域34c和低浓度P降低表面 电场层34d的注入量的平均值成为第8阶段。
[0182] 另外，在图21中，如果将高浓度P降低表面电场层7a看作是与宽度零的低浓度P 降低表面电场层的组，将低浓度P降低表面电场层lib看作是与宽度零的高浓度P降低表 面电场层的组，则通过低浓度P降低表面电场层和高浓度P降低表面电场层的组的重复数 及非注入N区域和低浓度P降低表面电场层的组的重复数来规定模拟的注入量的等级数 (阶段数），降低表面电场层31成为在基板水平方向具有模拟的8阶段的注入量的降低表 面电场层。
[0183] 低浓度P降低表面电场层的注入量为降低表面电场条件的0. 6?0. 9倍左右，高 浓度P降低表面电场层的注入量也依赖于低浓度P降低表面电场层的注入量，但是优选为 低浓度P降低表面电场层的1. 5?2. 5倍左右。
[0184] 如上所述，在PIN二极管300中，根据低浓度P降低表面电场层和非注入N区域的 组也可以设定模拟的注入量，因此，与仅将P降低表面电场层3设为耐压构造的实施方式1 相比，可以提高低浓度P降低表面电场层的注入量，通过提高低浓度P降低表面电场层的注 入量，可以减轻注入量的偏差导致的影响。
[0185] 这里，如果进一步增加低浓度P降低表面电场层和高浓度P降低表面电场层的组 (称为组A)及非注入N区域和低浓度P降低表面电场层的组（称为组B)的重复数，则组间 的注入量之差变小，如图22虚线所示，成为注入量模拟地直线地渐减到0为止的降低表面 电场层。另外，在图22中，将基板的水平方向距离取为横轴，将注入量取为纵轴。
[0186] 这样，通过增加组A及组B的重复数，接近注入量线性地渐减的理想形状，可以进 一步降低半导体基板内部的电场，换言之，可以获得更高耐压。
[0187]另外，在图22中，示出了注入量模拟地渐减到〇为止的降低表面电场层的结构，但 是如图23所示，也可以渐减到某值为止。该情况下，以降低表面电场层的最外缘部处的注 入量成为降低表面电场条件的0. 3?0. 6倍左右的方式，设定非注入N区域和低浓度P降 低表面电场层的组的宽度。通常，如果在降低表面电场层的最外缘部处模拟降低表面电场 条件的〇· 3?0. 6倍左右的注入量，则即使较少的重复数也可以获得良好耐压。
[0188] 另外，在图22及图23中，在降低表面电场层的内侧（由多个组A构成的区域）和 外侧（由多个组B构成的区域），以注入量的渐减直线的梯度成为相同的方式构成组A及 组B，但是，也可以是图24所示内侧的线的下降梯度比外侧的线的下降梯度急的下凸的渐 减图案，也可以是图2δ所示内侧的线的下降梯度比外侧的线的下降梯度缓的上凸的渐减 图案。另外，模拟的注入量的变化也可以不是严格的线性。另外，在图23?图25中，将基 板的水平方向距离取为横轴，将注入量为取纵轴。
[0189]另外，在图20所示的降低表面电场层31中，将组A的宽度设为恒定，将组B的宽 度设为恒定，在组A中使低浓度P降低表面电场层的宽度向外侧渐增，使高浓度p降低表面 电场层的宽度向外侧渐减，在组B中使非注入N区域的宽度向外侧渐增，使低浓度p降低表 面电场层的宽度向外侧渐减的结构，而通过采用这样的结构，例如，即使在组A、B的重复数 少的情况下，也可以在获得高耐压性、针对过程误差的鲁棒性、进而针对半导体装置的动作 环境的鲁棒性的方面上成为平衡非常良好的结构。
[0190]另外，闻浓度P降低表面电场层的注入量为低浓度p降低表面电场层的注入量的 2倍时，如果将组A的宽度和组B的宽度设为相同，则成为平衡良好的结构。
[0191]另外，为了方便，图20所示的PIN二极管300设为具有对P降低表面电场层3使 多个低浓度P降低表面电场层相互隔开距离而形成的追加降低表面电场层32的结构，降低 表面电场层31成为宽度比图3的P降低表面电场层3宽的结构，但是，降低表面电场层31 的宽度不必比图3的P降低表面电场层3宽。如果两者模拟的注入量的变化相同，则也可 以在图3的P降低表面电场层3和降低表面电场层31中将宽度设为相同。该情况下，降低 表面电场层31所包含的组的宽度变小。
[0192] 〈C-2.制造方法〉
[0193]接着，采用依次表示降低表面电场层31的制造工序的图26及图27,说明降低表面 电场层31的制造方法。
[0194] 如图26所不，在以较低浓度（N-)包含N型杂质的半导体基板1的一方的主面的 表面内，形成以较高浓度包含P型杂质的P基层2之后，在该一方的主面上，形成抗蚀剂掩 模RM11，该抗蚀剂掩模RM11具有与P降低表面电场层3的形成区域对应的部分及与低浓度 P降低表面电场层32d、33d及34d对应的部分成为开口部的图案。
[0195] 然后，通过从抗蚀剂掩模RM11的上方，以成为与低浓度P降低表面电场层相当的 注入量的方式进行受体离子（P型杂质离子）的离子注入，在P降低表面电场层3的形成区 域整体形成低浓度P型杂质层12,并且形成低浓度p降低表面电场层 32d、33d及34d。 [0196]接着，在除去抗蚀剂掩模冊11之后，在图27所示工序中，形成抗蚀剂掩模RM12,该 抗蚀剂掩模RM12具有与高浓度P降低表面电场层7a、8a、9a及10a对应的部分成为开口部 的图案，通过从抗蚀剂掩模RM12的上方，以成为与高浓度p降低表面电场层相当的注入量 和与低浓度P降低表面电场层相当的注入量之差的量所相当的注入量的方式进行受体离 子的离子注入，经由上述开口部，形成高浓度P降低表面电场层 7a、8a、9a及10a，另外，在未 被抗蚀剂掩模RM12覆盖的部分形成低浓度P降低表面电场层8b、％、10b及11b，并且规定 非注入N区域32c、33c及34c。
[0197]这样，可以通过2次照相制版过程和2次杂质注入过程形成模拟地具有多阶段的 注入量的降低表面电场层31，可以获得针对对齐误差、掩模的尺寸误差等过程误差鲁棒性 高的半导体装置。
[0198]另外，在采用图26及图27说明了的制造方法中，在形成P基层2之后形成降低表 面电场层31，但是该顺序也可以相反。
[0199] 另外，最初的受体离子的注入和第二次受体离子的注入的顺序也可以相反。
[0200] <C-3.效果〉
[0201]接着，用表示仿真结果的图28?图33、35、36说明将本发明的实施方式3的半导 体装置应用于耐压4500V级的Si的纵向型PIN二极管时的效果。另外，以下的说明基于组 A和组B的合计的重复数为12次的结构。
[0202]图2S是调查了室温下的耐压的降低表面电场层注入量依赖性的图，示出了将低 浓度P降低表面电场层注入量（cnf2)取为横轴，将耐压（V)取为纵轴，并且以高浓度P降低 表面电场层的注入量（cnf 2)作为参数时的耐压特性。
[0203]在图28中，示出了将高浓度p降低表面电场层的注入量设为8.〇><1〇11、 1. OX 1012、1· 2X 1012、1. 4X 1012、1. 6X 1〇12、2· ΟΧ 1012、2· 5X 1012 及 3· OX 1012 时的耐压特 性。
[0204] 在图28中用粗线示出的高浓度Ρ降低表面电场层的注入量为1. 4Χ 1012cnf2时，获 得最高耐压，因此将其称为最佳注入量。与之相对，用实线示出的特性表示比最佳注入量低 的注入量时的特性表，用虚线示出的特性表示比最佳注入量高的注入量的特性。
[0205]根据图28可以判明，如果考虑过程误差，则高浓度ρ降低表面电场层的注入量为 降低表面电场条件的1· 2?1· 6倍左右，低浓度P降低表面电场层的注入量为降低表面电 场条件的〇· 6?0· 9倍左右时，可以稳定地获得高耐压特性。
[0206] 作为"高耐压"的定义，这里设为室温下额定电压+10% (4500V+10%，为4950V), 作为"稳定的高耐压特性"的定义，设为即使在低浓度ρ降低表面电场层的注入量偏移10% 时也可以获得耐压4%0V的特性。该理由是，本发明的降低表面电场构造的耐压，与高浓度 P降低表面电场层的注入量相比，更容易受到低浓度P降低表面电场层的注入量的影响。 [0207] 在图28中，即使低浓度P降低表面电场层的注入量偏移±10 %也可以获得耐压 4%0V的条件是高浓度P降低表面电场层的注入量为降低表面电场条件（ixi〇12cm2)的 1. 2 ?1. 6 倍（1. 2X 1012 ?1. 6X 1012Cm_2)的情况。
[0208] 另外，针对低浓度P降低表面电场层的注入量的余裕在高浓度P降低表面电场层 的注入量为1. 4X1012cnT2时成为最大。如果在此时的耐压特性中，低浓度P降低表面电场 层的注入量为降低表面电场条件的0. 6?0. 9倍的范围（6X 1011?9 X 10ucm_2)，则即使注 入量偏移± 10%也可以获得耐压4950V。将其用高浓度P降低表面电场层和低浓度P降低 表面电场层的注入量之比表示时，成为约1. 5?2. 5倍。
[0209] 图29表示组A和组B的合计的重复数为12次时受体离子的注入量的一个例子， 取P基层、降低表面电场层及低浓度的N型半导体基板的平面方向（水平方向）的距离为 横轴，纵轴表示注入量（cnf2)。
[0210] 如图29所不，注入量7X ΙΟ^αη 2的低浓度P降低表面电场层和注入量 1. 4Χ 1012cnT2的高浓度ρ降低表面电场层的组Α的重复数，包含单方为宽度零的组在内为8 次，非注入N区域和低浓度P降低表面电场层的组B的重复数为4次，如虚线所示，成为具 有模拟的12阶段的注入量的降低表面电场层。用图30?图33说明关于具有该模拟的12 阶段的注入量的降低表面电场层的仿真结果。
[0211] 在图30中示出逆向电压4500V下的半导体基板的主面表面（降低表面电场层的 最表面）处的电场强度（V/cm)，横轴表示水平方向的距离，纵轴表示电场强度（V/cm)。
[0212]在图31中示出逆向电压4500V下的半导体基板的主面表面处的电位（V)，横轴表 示水平方向的距离，纵轴表示电位（V)。
[0213]在图32中示出逆向电压45〇OV下的与降低表面电场层的注入深度相当的深度（PN 结深度）处的电场强度（V/cm)，横轴表示平面方向的距离，纵轴表示电场强度（V/cm)。另 夕卜，在半导体基板内，最强电场集中发生在降低表面电场层的注入深度附近。
[0214]在图33中示出逆向电压45〇OV下的与降低表面电场层的注入深度相当的深度（PN 结深度）处的电位（V)，横轴表示水平方向的距离，纵轴表示电位（v)。
[0215]如图29的虚线所示，示出了对本发明的具有模拟的12阶段的注入量的降低表面 电场层的构造和形成为实际上具有12阶段的注入量的p降低表面电场层的构造（12阶段 注入构造）的电场进行了比较的结果的图为图30及图32,图31及图33是对电位进行了比 较的图。
[0216]在图3〇?33中，实线与本发明的降低表面电场层的构造的仿真结果对应，虚线与 12阶段注入构造的P降低表面电场层的构造的仿真结果对应。
[0217]在图30中判明了，本发明的降低表面电场层的电场强度与12阶段注入构造相比， 波峰值高至2倍左右，而相邻的低浓度P降低表面电场层和高浓度p降低表面电场层的组、 相邻的非注入N区域和低浓度P降低表面电场层的组中，以电场的峰埋入谷的方式平均化 时，在两端部以外，接近12阶段注入构造的电场强度分布。
[0218]其结果，如图31所示，在本发明的降低表面电场层和12阶段注入构造的p降低表 面电场层中，电位分布非常接近。两者的电位相对于距离大约线性变化，作为耐压构造是理 想的。这在分别示出与降低表面电场层的注入深度相当的深度处的电场强度及电位的图 32 及图33中也相同。
[0219]另外，如果比较图30及图32和实施方式1的图11及图13,则判明波峰电场强度 与实施方式1相比，抑制得更低。
[0220]这样，根据实施方式3的半导体装置，与实施方式1的半导体装置相比，可以更降 低半导体基板内部的电场。
[0221]另外，实施方式3的降低表面电场层中的半导体基板内部的最大电场与12阶段注 入构造的P降低表面电场层相比，高6%左右。
[0222]另外，如果比较图31及图33和实施方式1的图12及图14，则判明与实施方式丄 相比电位分布也更加接近12阶段注入构造的P降低表面电场层。
[0223]其理由认为是，实施方式3的降低表面电场层与实施方式1的p降低表面电场层 相比，通过可以减小注入量不同的区域的边界中的杂质的浓度差，可以进一步缓和电场。 [0224]进一步地说，也认为是由于实施方式3的降低表面电场层可以进一步减小与 12阶 段注入构造的P降低表面电场层的局部注入量的差。
[0225]这也是在图31及图33中电位分布非常接近12阶段注入构造的p降低表面电场 层的理由，可以说，实施方式3的降低表面电场层与实施方式1的p降低表面电场层相比， 成为更接近I2阶段注入构造的P降低表面电场层的结构。 '
[0226]另外，与上述同样的讨论在仅仅由高浓度P降低表面电场层和非注入N区域的组 形成注入量模拟地渐减的P降低表面电场层时也成立。通过采用这样的结构，可以获得进 一步减少了一次照相制版过程和杂质注入过程的优点。
[0227]实际上，即使仅由高浓度P降低表面电场层和非注入N区域的组，也可以形成注入 量模拟地渐减的P降低表面电场层，但是，在最大电场强度、耐压方面存在问题。
[0228]这里，在图34中，对于耐压4500V级的Si的纵向型pin二极管，将对实施方式i 及实施方式3的降低表面电场层和参照构造的降低表面电场层的半导体内部的最大电场 强度和耐压进行了比较的仿真结果表示为表格。
[0229]这里，参照构造1是指12阶段注入构造的P降低表面电场层，参照构造2是指仅 仅由高浓度P降低表面电场层和非注入N区域的组构成的注入量模拟地渐减的p降低表面 电场层。另外，除了降低表面电场层内的注入量的分布以外，包含降低表面电场层整体的宽 度，全部是相同的条件。
[0230]如图34所示，实施方式3的降低表面电场层的耐压超出12阶段注入构造的P降 低表面电场层，但是，可看出如果最大电场强度低，则耐压变高的倾向。决定耐压的要素不 仅仅是电场强度，但是最大电场强度低意味着针对绝缘破坏电场的余裕大。
[0231] 针对绝缘破坏电场的余裕大到必要以上时，取代削减该余裕，也可以缩短降低表 面电场层。由此，终端构造或者耐压构造被缩小，可以缩小半导体装置（半导体芯片）的芯 片面积。这意味着由每个晶片获得的半导体芯片数增加，意味着可以减少每个芯片的制造 成本。
[0232] <C-4.变形例〉
[0233]在以上的说明中，说明了本发明具有缓和半导体内部的电场的效果的例子，但是 本发明还具有降低半导体外部的电场的效果。该降低半导体外部的电场的效果在将高浓度 P降低表面电场层的注入量设定成高时显著呈现。以下，用图35及图36对其进行说明。 [0234]图35及图 36是不出了将实施方式1及实施方式3的半导体装置应用于耐压4500V 级的Si的纵向型PIN二极管时的仿真结果的图。
[0235]这里，低浓度P降低表面电场层的注入量是至此为止所示的最佳值，但是高浓度p 降低表面电场层的注入量设定成降低表面电场条件的2倍，稍微提高。
[0236] P基层的注入量比高浓度P降低表面电场层大一个数量级以上的情况下、或p基层 的深度比高浓度P降低表面电场层深得多的情况下，P基层端部的电场集中变强。在这样 的情况下，通过稍微提高高浓度P降低表面电场层的注入量，可以缓和P基层端部的电场。 [0 237]另外，终端构造（耐压构造）的表面设为由厚的钝化树脂层保护，半导体外部的电 场定义为钝化树脂层表面的电场。该半导体外部的电场变高时，在阳极电极和半导体装置 端部（半导体芯片端部）之间容易发生沿面放电。在沿面放电发生时，在阳极电极和阴极 电极之间发生电气短路，因此，对于半导体装置及嵌入了半导体装置的电气电路（例如，半 导体装置模块），导致不良状况。
[0238]在图35中不出了逆向电压45〇〇ν下的基板主面表面处的电场强度，将基板水平方 向的距尚取为横轴，纵轴表不电场强度（V/cmh
[0239]在图36中不出了逆向电压4500V下的钝化树脂层表面处的电场强度，将基板水平 方向的距禹取为横轴，纵轴表不电场强度（V/cm)。
[0240]在图35及图36中，细虚线表示实施方式1的仿真结果，细实线表示实施方式 3的 仿真结果，粗虚线表示I2阶段注入构造的P降低表面电场层（参照构造 D的仿真结果。这 里，参照构造1的P降低表面电场层也与实施方式1、3相符合地，最内侧（P基层侧）的高 浓度P降低表面电场层的注入量设为降低表面电场条件的2倍。
[0241] 如图35所示，在为参照构造1的p降低表面电场层时，具有较高注入量的内侧的 区域未耗尽化到表面，因此该区域的半导体表面的电场大致成为零。与之相对，在为实施方 式1、3时，低浓度P降低表面电场层耗尽化到表面，因此在内侧的区域也发生半导体表面的 电场。即，判明为在实施方式1、3中，半导体表面电场的发生部位分散。
[0242]其结果，如图36所示，在实施方式1、3中，与具有参照构造1的P降低表面电场层 的半导体装置相比，钝化树脂层表面的电场的波峰值降低。即，对于钝化树脂层表面的电场 而言，比具有参照构造1的P降低表面电场层的半导体装置具有优势。
[0243] 特别地，在实施方式3中，如果提高高浓度P降低表面电场层的注入量，则在设置 低浓度P降低表面电场层和高浓度P降低表面电场层的组A的部位和设置非注入N区域和 低浓度P降低表面电场层的组B的部位的上部，在钝化树脂层表面的电场呈现波峰。
[0244] 这是因为，设置低浓度P降低表面电场层和高浓度P降低表面电场层的组A的部 位模拟的注入量的梯度不同于设置非注入N区域和低浓度P降低表面电场层的组B的部位 模拟的注入量的梯度。
[0245] 通过设计为这2个波峰成为接近高度，如图36所示的实施方式3的特性那样，可 以显著降低钝化树脂层表面的电场的波峰值。
[0246]另外，图35及图36为一个例子，在实施方式1、3的任一情况下，如果使各注入层 的宽度非线性变化，适当设计模拟的注入量的变化，则可以进一步降低钝化树脂层表面的 电场的波峰。
[0247] <D.实施方式4>
[0248] 在实施方式1及3中，说明了将本发明应用于PIN二极管的情况，当然也可将本 发明应用于具有以较高浓度包含P型杂质的P型注入层（P阱）的纵向型M0SFET、纵向型 IGBT，也可以将本发明应用于肖特基势垒二极管。
[0249]图37是表示将本发明应用于肖特基势垒二极管时肖特基势垒二极管400的结构 的部分截面图。另外，与图20所示的PIN二极管300同一的结构附上同一符号，省略重复 说明。
[0250] 图37所示的肖特基势垒二极管400在以较低浓度包含N型杂质的半导体基板1 形成，以高浓度P降低表面电场层7a延伸到设置在半导体基板1的主面上的肖特基电极41 的端部的下部为止的方式，形成降低表面电场层31。
[0251] 在肖特基势垒二极管400中，为了保护肖特基电极41的端部，必须使肖特基电极 41和1?浓度P降低表面电场层7a交叠。但是，电场也集中于高浓度P降低表面电场层7a 的内侧的端部，因此，为了避免该电场集中导致的对肖特基电极41的端部的下部的影响， 优选将肖特基电极41和高浓度P降低表面电场层7a的交叠设为数μ m以上。按该交叠的 量加长高浓度P降低表面电场层7a的宽度即可。
[0252] 通过具有这样的降低表面电场层31，可以获得高耐压性的肖特基势垒二极管。
[0253] 一般，在肖特基势垒二极管中，为了缓和肖特基电极的端部中的电场集中，在肖特 基电极端部的下部设置以高浓度包含P型杂质的P型注入层。
[0254] 但是，如上所述，如果高浓度P降低表面电场层7a延伸到肖特基电极41的端部的 下部为止，并且高浓度P降低表面电场层7a的注入量为按半导体材料的降低表面电场条件 给出的值的1. 5倍以上，则不必另外设置p型注入层，因此具有可以简化制造工序的优点。 [0255]另外，在形成表面电场层31时，也可以在肖特基电极41的下部（活性区域）的一 郃分也同时注入P型杂质，形成JBS (Junction Barrier Schottky diode，结势奎肖特基二 极管）。 一
[0256] JBS成为在肖特基电极41的下部的半导体层（N-)内交替地设置以较高浓度 包含P型杂质的P型注入层和非注入N区域的结构。另外，JBS有时也称为MPS(Merged PN-Schottky diode，合并 PN 肖特基二极管）。
[0257] <Ε·其他应用例〉
[0258]在以上说明的实施方式1?4中，说明了将半导体基板和注入层的导电类型确定 为Ρ型或者Ν型的半导体装置，但是这些导电类型即使全部相反，也可以获得同样的效果。 [0259]另外，在实施方式1?4中，将注入层的深度设为全部相同而进行了图示,但是不 管全部的注入层的深度如何，也可以获得本发明的效果。
[0260] 例如，作为实施方式1的变形例，如图38所示的PIN二极管500那样，也可以是高 浓度P降低表面电场层51比低浓度P降低表面电场层52浅的结构。
[0261^另外，如图39所示的PIN二极管501那样，也可以是低浓度P降低表面电场层54 包含高浓度P降低表面电场层53的结构。但是，在终端构造、耐压构造中重要的是注入量， 即，深度方向的浓度的积分值，因此，在图39的情况下，将包含高浓度P降低表面电场层 53 和^浓度P降低表面电场层54的P型区域5δ的注入量（即，形成P降低表面电场层的2 次离子注入工序的注入量之和）设为降低表面电场条件的1. 2?2倍左右。
[0262]另外，如果注入量满足实施方式1?3所示的条件，则注入层具有任意深度方向的 轮廓皆可。即，可以是深度方向均一的盒轮廓，可以是深度方向渐减的高斯分布轮廓，也可 以是在某深度具有波峰浓度的颠倒轮廓（retrograde profile)。
[0263]另外，实施方式1?4中的降低表面电场层设为通过杂质注入形成，但是也可以通 过外延生长和刻蚀的组合来形成。如果最终形状和杂质浓度与实施方式1?3所示的注入 量的条件对应，则不管如何的制造方法，都可以获得本发明的效果。
[0264] 另外，在实施方式1、3中，示出了由独立的照相制版过程和杂质注入过程形成终 端构造的例子，但是，也可以共用形成活性区域的制造工序。当然，这在实施方式2的耐压 构造也相同。
[0265] 例如，如图40所示的PIN二极管5〇2那样，通过将高浓度P降低表面电场层 56形 成至实施方式1的P基层2的形成区域为止，可以省略P基层，缩短制造工序。
[0266] 如果将高浓度P降低表面电场层设为降低表面电场条件的1.5倍以上，则即使将 P基层取代为高浓度P降低表面电场层，在通常的使用条件下，P型杂质层也未完全地耗尽 化，不会发生对阳极电极5的穿通（punch-through)。另外，在这样的结构中，为了降低与阳 极电极5的接触电阻，也可以另外在与阳极电极5取得接触的部位形成浅的高浓度ρ型杂 质层。
[0267]另外，在实施方式1?3中，将应用本发明的器件确定为PIN二极管、M0SFET，但 是，本发明即使应用为IGBT、BJT(Bipolar Junction Transistor，双极性结型晶体管）等 晶体管、晶闸管这样的所有器件的终端构造、耐压构造，可以获得同样的效果。
[0268]另外，半导体基板不限于硅，也可以使用由具有宽带隙的半导体、例如SiC(碳化 硅）、GaN(氮化镓）系材料、金刚石构成的基板。最佳的降低表面电场层的注入量主要由所 使用的半导体材料的介电常数和绝缘破坏电场决定，最佳的降低表面电场层的宽度主要由 半导体材料的绝缘破坏电场和所必要的耐压决定，但是根据本发明，可以有效降低半导体 内部的电场，因此与以往相比，可以减小终端构造、耐压构造的宽度。
[0269] 由这样的宽带隙半导体构成的开关元件、二极管元件的耐压性（耐电压性）高，容 许电流密度也高，因此与硅半导体比，可以小型化，通过采用这些小型化了的开关元件、二 极管元件，可以使嵌入了这些元件的半导体装置模块小型化。
[0270] 另外，由于耐热性也高，因此，还可以实现散热器的散热片的小型化、不采用水冷 而采用气冷的冷却，可以实现半导体装置模块的进一步的小型化。
[0271] 另外，在注入中采用的杂质只要是如B(硼）、N(氮）、A1(铝）、P(磷）、As(砷）、 In(铟）等与半导体材料的原子置换而活性化的杂质，则可以任意杂质。但是，扩散长度大 的杂质在注入量不同的区域的界面中，注入量（或者浓度）的变化变得平缓，电场集中被缓 和。因此，如果为N型半导体基板，则通过注入B(硼）、A1(铝）而形成P型注入层，可以期 待更佳的效果。
[0272] 另外，假定在实施方式1?4中注入的杂质为100%活性化的杂质。但是，在活性 化率低的情况下、由于界面电荷（在为P型注入层时是正的界面电荷，在为N型注入层时是 负的界面电荷）抵消了载流子的情况下,有效的注入量会降低。在该情况下，通过向杂质注 入过程中的注入量追加该降低量，可以获得本发明的效果。
[0273] 另外，反之，由于界面电荷（在为P型注入层时是负的界面电荷，在为N型注入层 时是正的界面电荷）有效的注入量增加时，通过从杂质注入过程中的注入量减去该增加 量，可以实现本发明的效果。
[0274] 最后，对P降低表面电场层3所包含的低浓度P降低表面电场层和高浓度P降低 表面电场层的组添加注释。在以上的说明中，为了容易理解注入量的变化，对于最内侧的高 浓度P降低表面电场层7a，看作与宽度零的低浓度P降低表面电场层的组（称为组A)，对 于最外侧的低浓度P降低表面电场层11b，看作与宽度零的高浓度P降低表面电场层的组 (称为组A)。另外，低浓度P降低表面电场层8b和高浓度P降低表面电场层8a、低浓度P 降低表面电场层％和高浓度P降低表面电场层9a、低浓度P降低表面电场层l〇b和高浓度 P降低表面电场层l〇a分别看作组（称为组A)。
[0275] 但是，如果改变观察方式，也可以将高浓度P降低表面电场层7a和低浓度P降低 表面电场层8b、高浓度P降低表面电场层％和低浓度P降低表面电场层％、高浓度P降低 表面电场层9a和低浓度P降低表面电场层10b、高浓度P降低表面电场层l〇 a和低浓度p 降低表面电场层lib分别考虑为组（称为组A'）。这样，虽然组的数目减一，但是组A'的 宽度恒定，模拟的注入量依然是线性变化。另外，在图6的P降低表面电场层3'中，如果用 组A'考虑，则组的宽度可以认为恒定。另外，在本发明中，有时也将组A、组A'称为"电场 缓和层的一组"。
[0276]另外，本发明在本发明的范围内可以自由组合各实施方式，对各实施方式适宜进 行变形、省略。
【权利要求】
1. 一种半导体装置，其特征在于，具备： 活性区域（2)，形成于第1导电类型的半导体层（1)的上层部；和 多个电场缓和层（3, 32, 30, 31)，以从所述活性区域的端缘部朝向外侧并包围所述活性 区域（2)的方式配设， 在所述多个电场缓和层（3,32,30,31)中，第1电场缓和层和第2电场缓和层交替地邻 接而分别配设多个，由邻接的所述第1电场缓和层和所述第2电场缓和层形成一组， 所述第1电场缓和层以第1面密度被注入第2导电类型的杂质，其宽度随着从所述活 性区域（2)远离而变窄， 所述第2电场缓和层以比所述第1面密度低的第2面密度被注入第2导电类型的杂质， 其宽度随着从所述活性区域（2)远离而变宽， 所述多个电场缓和层从所述活性区域（2)侧按照所述第1电场缓和层、所述第2电场 缓和层的顺序配设。
2. 根据权利要求1所述的半导体装置，其特征在于， 在所述多个电场缓和层（3,32,30,31)中，所述第1电场缓和层的宽度变窄的变化量和 所述第2电场缓和层的宽度变宽的变化量一致。
3. 根据权利要求1所述的半导体装置，其特征在于， 所述活性区域（2)是第2导电类型的第1主电极层， 所述半导体装置还具备在所述半导体层的与设置了所述活性区域（2)的一侧相反一 侧的主面内形成的第1导电类型的第2主电极层（20)， 由所述第1主电极层、所述半导体层及所述第2主电极层构成PN结二极管。
4. 根据权利要求1所述的半导体装置，其特征在于， 所述活性区域（2)是第2导电类型的第1主电极层， 所述半导体装置还具备： 第2导电类型的第2主电极层（27)，在所述半导体层的设置了所述活性区域（2)的一 侧的主面内与所述活性区域（2)隔离地形成； 第1导电类型的阱层（26)，形成为包含所述第2主电极层（27); 栅极绝缘膜（23)，从所述第2主电极层（27)的所述第1主电极层侧的端缘部之上起直 到所述第1主电极层侧的所述阱层之上形成；以及 栅极电极（25)，在所述栅极绝缘膜上形成， 所述多个电场缓和层被配设在所述第1主电极层和阱层（26)之间， 由所述第1主电极层、所述第2主电极层（27)、所述阱层（26)及所述栅极电极（25)构 成经由所述多个电场缓和层（30)在所述第1主电极层和所述第2主电极层（27)之间流过 主电流的横向型M0S晶体管。
5. 根据权利要求1所述的半导体装置，其特征在于，还具备： 以包围所述多个电场缓和层的方式设置的多个追加电场缓和层（32)， 在所述多个追加电场缓和层（32)中，未注入第2导电类型的杂质的非注入区域、和与 所述第2电场缓和层相同的导电类型且具有相同的面密度的第3电场缓和层交替地邻接而 分别配设多个，由邻接的所述非注入区域和所述第3电场缓和层形成一组， 所述第3电场缓和层的宽度随着从所述活性区域（2)远离而变窄， 所述非注入区域的宽度随着从所述活性区域（2)远离而变宽， 所述多个追加电场缓和层（32)从所述活性区域（2)侧按照所述非注入区域、所述第3 电场缓和层的顺序配设。
6. 根据权利要求5所述的半导体装置，其特征在于， 在所述多个追加电场缓和层（31)中，所述第3电场缓和层的宽度变窄的变化量和所述 非注入区域的宽度变宽的变化量一致。
7. 根据权利要求1或权利要求5所述的半导体装置，其特征在于， 所述活性区域（2)是与肖特基电极形成肖特基结的肖特基区域， 由所述肖特基电极和所述肖特基区域构成肖特基势垒二极管。
8. 根据权利要求7所述的半导体装置，其特征在于， 所述多个电场缓和层（31)中的离所述活性区域（2)最近的所述第1电场缓和层形成 为延伸到所述肖特基电极的端部的下部为止。
9. 根据权利要求1或权利要求5所述的半导体装置，其特征在于， 所述活性区域（2)是第2导电类型的杂质层， 所述杂质层是与所述第1电场缓和层相同的导电类型且具有相同的面密度。
10. 根据权利要求1所述的半导体装置，其特征在于， 所述第1面密度是由所述半导体层的材料决定的降低表面电场条件的1. 2倍?2倍， 所述第2面密度是所述降低表面电场条件的0. 3倍?0. 6倍。
11. 根据权利要求5所述的半导体装置，其特征在于， 所述第2面密度是由所述半导体层的材料决定的降低表面电场条件的0. 6倍?0. 9 倍， 所述第1面密度是所述第2面密度的1. 5倍?2. 5倍。
12. 根据权利要求1所述的半导体装置，其特征在于， 在所述多个电场缓和层（30)中， 除了包含离所述活性区域（2)最近的所述第1电场缓和层的一组及包含从所述活性区 域（2)最外侧的所述第2电场缓和层的一组中的至少一方以外，形成一组的所述第1电场 缓和层和所述第2电场缓和层的合计的宽度相同。
13. 根据权利要求5所述的半导体装置，其特征在于， 在所述多个追加电场缓和层（31)中， 形成一组的所述非注入区域和所述第3电场缓和层的合计的宽度在全部的组中相同。
14. 根据权利要求1所述的半导体装置，其特征在于， 所述半导体层由宽带隙半导体构成。
15. -种半导体装置的制造方法，是权利要求1所述的半导体装置的制造方法，其特征 在于，包含以下工序： (a) 在所述半导体层上形成第1注入掩模，以所述第2面密度离子注入第2导电类型的 杂质，以到达所述第1电场缓和层的形成区域的方式形成与所述第2电场缓和层相同的杂 质层（12); (b) 所述工序（a)之后，在所述半导体层上，形成至少覆盖成为所述第2电场缓和层的 区域之上的第2注入掩模，以通过与所述第2面密度相加而成为所述第1面密度的面密度， 离子注入第2导电类型的杂质，形成所述第1电场缓和层。
16. -种半导体装置的制造方法，是权利要求5所述的半导体装置的制造方法，其特征 在于，包含以下工序： (a) 在所述半导体层上，形成第1注入掩模，以所述第2面密度离子注入第2导电类型 的杂质，以到达所述第1电场缓和层的形成区域的方式形成与所述第2电场缓和层相同的 杂质层（12),并且形成所述第3电场缓和层，规定所述非注入区域； (b) 所述工序（a)后，在所述半导体层上，形成至少覆盖成为所述第2电场缓和层的区 域之上、所述第3电场缓和层之上和所述非注入区域之上的第2注入掩模，以通过与所述第 2面密度相加而成为所述第1面密度的面密度，离子注入第2导电类型的杂质，形成所述第 1电场缓和层。
【文档编号】H01L21/336GK104221151SQ201280067175
【公开日】2014年12月17日 申请日期:2012年8月2日 优先权日:2012年3月16日
【发明者】川上刚史, 浜田宪治, 海老原洪平, 古川彰彦, 村上裕二 申请人:三菱电机株式会社