一种晶体管、集成电路以及集成电路的制造方法
【专利摘要】本发明提供一种晶体管、集成电路以及集成电路的制造方法，涉及半导体【技术领域】。本发明的晶体管包括第一半导体衬底、位于第一半导体衬底的第一表面上的栅极、位于第一半导体衬底内的源极和漏极，以及位于第一半导体衬底的第二表面上用于连接源极的源极连接端子和用于连接漏极的漏极连接端子。本发明的晶体管，源极端子和漏极连接端子与栅极分别位于半导体衬底的上下两个表面，可有效降低栅极与源极、漏极间的耦合电容，提高晶体管的性能。本发明的集成电路使用了上述晶体管，可以有效降低耦合电容，提高集成电路的性能。本发明的集成电路的制造方法，用于制造上述集成电路，制得的集成电路也具有上述优点。
【专利说明】
—种晶体管、集成电路以及集成电路的制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种晶体管、集成电路以及集成电路的制造方法。
【背景技术】
[0002]在半导体【技术领域】中，晶体管，特别是金属氧化物半导体场效应晶体管(M0SFET)，是集成电路的关键组件。现有技术中，晶体管一般包括源极、漏极和栅极三个端子(terminal )，并且，其所有的电极(源极、漏极和栅极)和电极的连接端子均位于半导体衬底的同一侧。
[0003]随着半导体技术工艺节点的不断减小，晶体管等器件的尺寸不断缩小，栅极与源极、漏极之间的距离(space)不断减小，导致栅极与源极、漏极之间的耦合电容不断增大。并且，位于源极和漏极上方的接触孔(contacts)由于受到与源极和漏极处于半导体衬底同一侧且位于源极和漏极中间的栅极结构的限制，也导致接触孔内的金属(即，源极和漏极的连接端)与栅极之间的耦合电容不断增大，即，导致栅极与源极、漏极之间的耦合电容不断增大。
[0004]栅极与源极、漏极之间的耦合电容不断增大，严重影响了晶体管的性能，进而影响了使用该晶体管的集成电路的性能。虽然现有技术中的鳍型场效应晶体管(Fin FET)可以在一定程度上解决耦合电容的问题，但随着器件尺寸的不断缩小，该技术的效果可能变得越来越不明显。
[0005]因此，为解决上述问题，本发明提出一种新的晶体管、使用该晶体管的集成电路以及该集成电路的制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种晶体管、集成电路以及集成电路的制造方法。
[0007]本发明实施例一提供一种晶体管，包括:第一半导体衬底、位于所述第一半导体衬底的第一表面上的栅极、位于所述第一半导体衬底内的源极和漏极，以及位于所述第一半导体衬底的第二表面上用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子；其中，所述第一表面与所述第二表面为所述第一半导体衬底的相对的两个表面。
[0008]其中，所述晶体管还包括位于所述第一半导体衬底的第一表面上用于连接所述栅极的栅极连接端子。
[0009]其中，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。
[0010]其中，所述晶体管还包括位于所述第一半导体衬底的所述第二表面上的体电极。
[0011]其中，所述体电极的材料为金属硅化物。
[0012]本发明实施例二提供一种集成电路,该集成电路包括第一半导体衬底和至少一个晶体管，其中，所述晶体管包括:位于所述第一半导体衬底的第一表面上的栅极、位于所述第一半导体衬底内的源极和漏极，以及位于所述第一半导体衬底的第二表面上用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子；
[0013]其中，所述第一表面与所述第二表面为所述第一半导体衬底的相对的两个表面。
[0014]其中，所述晶体管还包括位于所述第一半导体衬底的第一表面上用于连接所述栅极的栅极连接端子。
[0015]其中，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。
[0016]其中，所述晶体管还包括位于所述第一半导体衬底的所述第二表面上的体电极。
[0017]其中，所述体电极的材料为金属硅化物。
[0018]其中，所述集成电路还包括:位于所述晶体管所在区域之外的区域的硅通孔，所述娃通孔贯穿位于所述第一半导体衬底内的第一体介电层。
[0019]本发明实施例三提供一种集成电路的制造方法，所述方法包括:
[0020]步骤TlOl:提供第一半导体衬底，在所述第一半导体衬底的第一表面内形成具有第一深度的浅沟槽隔离；
[0021]步骤T102:在所述第一半导体衬底的第一表面上形成栅极绝缘层、栅极和栅极侧壁；
[0022]步骤T103:在所述第一半导体衬底的所述第一表面内形成源极和漏极；
[0023]步骤T104:在所述第一半导体衬底的第二表面上形成用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子。
[0024]其中，在所述步骤T103和所述步骤T104之间，还包括如下步骤:
[0025]在所述第一半导体衬底的第一表面上形成用于连接所述栅极的栅极连接端子。
[0026]其中，在所述步骤T104中，同时还形成位于所述第一半导体衬底的所述第二表面上的体电极。
[0027]其中，在所述步骤T103与所述步骤T104之间还包括如下步骤:
[0028]从所述第一半导体衬底的所述第二表面对所述第一半导体衬底内的源极和漏极区域进行离子注入处理；
[0029]对所述第一半导体衬底进行退火处理。
[0030]其中，在所述步骤T103与所述步骤T104之间还包括如下步骤:
[0031]在所述第一半导体衬底的所述第一表面上接合作为承载衬底的第二半导体衬底；
[0032]对所述第一半导体衬底的第二表面进行减薄处理至第二深度，其中，所述第二深度大于或等于所述第一深度，所述第二表面与所述第一表面为所述第一半导体衬底的相对的两个表面。
[0033]其中，接合第二半导体衬底和进行减薄处理的步骤，可以位于上述的从第二表面对第一半导体衬底内的源极和漏极区域进行离子注入处理以及对第一半导体衬底进行退火处理的步骤之前或之后，优选位于该步骤之前。
[0034]其中，在所述步骤TlOl中，在形成所述浅沟槽隔离之前，在所述第一半导体衬底内形成平行于所述第一半导体衬底的上表面的减薄停止层；在所述对所述第一半导体衬底的第二表面进行减薄处理的步骤中，所述减薄处理停止于所述减薄停止层之上。
[0035]其中，在所述步骤TlOl和所述步骤T102之间还包括从所述第一半导体衬底的所述第一表面进行离子注入以形成阱区和沟道的步骤。
[0036]其中，在所述步骤T104之后还包括:
[0037]步骤T105:对所述第一半导体衬底的所述第二表面进行刻蚀以形成贯穿所述第一半导体衬底的第一沟槽；
[0038]步骤T106:在所述第一沟槽中填充介电材料并进行平坦化处理以形成覆盖所述第二表面的第一体介电层。
[0039]其中，在所述步骤T106之后还包括步骤T107:
[0040]形成贯穿所述第一体介电层位于所述第一沟槽内的部分的硅通孔。
[0041]其中，在所述步骤T106与所述步骤T107之间还包括如下步骤:
[0042]在所述第一半导体衬底的所述第二表面上形成层间介电层，并在所述层间介电层内形成位于所述源极连接端子和所述漏极连接端子之上的接触孔。
[0043]本发明的晶体管，源极端子和漏极连接端子与栅极分别位于半导体衬底的上下两个表面，可以有效地降低栅极与源极、漏极之间的耦合电容，提高晶体管的性能。本发明的集成电路使用了上述晶体管，有效地降低了耦合电容，提高了集成电路的性能。本发明的集成电路的制造方法，用于制造上述集成电路，制得的集成电路也具有上述优点。
【专利附图】
【附图说明】
[0044]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0045]附图中:
[0046]图1A为本发明实施例一的一种晶体管结构的示意性剖视图；
[0047]图1B为本发明实施例一的另一种晶体管结构的示意性剖视图；
[0048]图2为本发明实施例二的一种集成电路的结构的示意性剖视图；
[0049]图3A至3J为本发明实施例三的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；
[0050]图4为本发明实施例三的一种集成电路的制造方法的一种示意性流程图；
[0051]图5为本发明实施例三的一种集成电路的制造方法的另一种示意性流程图。
【具体实施方式】
[0052]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0053]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0054]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0055]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0056]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0057]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0058]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0059]实施例一
[0060]本实施例提供一种场效应晶体管(FET，简称“晶体管”)，包括半导体衬底、位于所述半导体衬底的第一表面(上表面)上的栅极、位于所述半导体衬底内的源极和漏极，以及位于所述半导体衬底的第二表面(下表面)上用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子；其中，所述第一表面与所述第二表面为所述半导体衬底的相对的两个表面。
[0061]下面，参照图1A和图1B来详细描述本发明实施例提出的晶体管的结构。图1A为本发明实施例的一种晶体管的结构的示意性剖视图；图1B为本发明实施例的另一种晶体管的结构的示意性剖视图。
[0062]如图1A所示，本实施例的晶体管包括:第一半导体衬底(简称半导体衬底)100、位于第一半导体衬底100第一表面(上表面)上的栅极1012以及位于第一半导体衬底100内的源极(包括源极第一部分10151源极第二部分1111)和漏极(包括漏极第一部分10152和漏极第二部分1112);还包括位于第一半导体衬底100的第二表面上的用于连接源极(具体地，指源极第二部分1111)的源极连接端子1121以及用于连接漏极(具体地，指漏极第二部分1112)的漏极连接端子1122。其中，第一表面和第二表面为半导体衬底的两个相对的表面。
[0063]在图1A所示的示例中，源极包括源极第一部分10151源极第二部分1111，漏极包括漏极第一部分10152和漏极第二部分1112,源极第一部分10151源极第二部分1111 一般为分别从第一半导体衬底100的第一表面和第二表面进行离子注入实现，漏极第一部分10152和漏极第二部分1112也是如此。然而，在本实施例中，源极和漏极也可以均为一体结构，通过从第一半导体衬底100的第一表面深注入至第二表面实现。
[0064]进一步的，本实施例的晶体管还包括位于第一半导体衬底100的第一表面上的用于连接栅极1012的栅极连接端子106。
[0065]在本实施例中，源极连接端子1121、漏极连接端子1122和栅极连接端子106均可以为金属硅化物106。此外，源极连接端子1121、漏极连接端子1122和栅极连接端子106还可以为铜、铝等金属或离子掺杂区等。
[0066]该晶体管，由于源极连接端子1121和漏极连接端子1122与栅极1012分别处于第一半导体衬底100的第一表面和第二表面两个不同的表面，因此，可以在一定程度上降低源极和漏极与栅极之间的耦合电容，提高晶体管的性能。
[0067]本实施例的晶体管，还可以包括栅极绝缘层1011、栅极侧壁1014以及轻掺杂区1013等。关于栅极绝缘层1011、栅极侧壁1014以及轻掺杂区1013的具体结构和材料，可以参照现有技术中的各种方案来实现，在此并不进行限定。
[0068]本实施还提供另一种晶体管，如图1B所示。与上述图1A所示的晶体管的不同之处在于，该晶体管还包括体电极(body terminal) 1123,体电极1123位于第一半导体衬底100的第二表面(下表面)上。示例性的，体电极1123位于源极连接端子1121和漏极连接端子1122之间。体电极1123的材料可以为金属、金属硅化物或其他合适的材料。其中，体电极1123是晶体管的第四端，其连接至栅极、源极和漏极所在的半导体衬底。当该种晶体管应用于集成电路之中时，体电极1123可以用于将晶体管调制至运行。在集成电路中，晶体管的体电极(也称体端)通常和电路中的最高或最低电压相连。
[0069]本实施例的晶体管，源极连接端子1121和漏极连接端子1122与栅极1012分别处于第一半导体衬底100的第一表面和第二表面两个不同的表面，因此可以有效地降低栅极与源极、漏极之间的耦合电容，提高晶体管的性能。
[0070]本发明实施例提供一种晶体管的制造方法，用于制造实施例一中的晶体管。本实施例的晶体管的制造方法，包括如下步骤:
[0071]步骤ElOl:提供第一半导体衬底100，在所述第一半导体衬底100的第一表面(上表面)上形成栅极结构，所述栅极结构包括栅绝缘层1011、栅极1012和栅极侧壁1014。
[0072]步骤E102:在第一半导体衬底100的第一表面(上表面)内形成源极和漏极。
[0073]其中，一种可行的实现方案为，源极包括源极第一部分10151源极第二部分1111，漏极包括漏极第一部分10152和漏极第二部分1112，步骤E102包括:
[0074]步骤E1021:从第一半导体衬底100的第一表面进行离子注入形成源极第一部分10151和漏极第一部分10152 ；
[0075]步骤E1022:从第一半导体衬底100的第二表面(下表面)进行离子注入形成源极第二部分1111和漏极第二部分1112，其中，源极第一部分10151和源极第二部分1111构成源极，漏极第一部分10152和漏极第二部分1112构成漏极。形成的图形，如图1A所示。
[0076]此外，源极和漏极也可以为一体结构，通过从第一半导体衬底100的第一表面进行深注入至第二表面来实现。
[0077]步骤E103:形成位于第一半导体衬底100的第二表面上用于连接源极的源极连接端子1121和用于连接漏极的漏极连接端子1122。
[0078]本实施例的晶体管的制造方法，还可以在步骤ElOl中包括进行轻掺杂以形成轻掺杂区1013的步骤。
[0079]进一步的，在步骤ElOl中，还可以包括形成位于栅极之上的栅极连接端子106的步骤。
[0080]在本实施例中，源极连接端子1121、漏极连接端子1122和栅极连接端子106的材料均可以为金属硅化物或金属等其他合适的材料。
[0081]其中，在步骤E103之中，在形成源极连接端子1121和漏极连接端子1122的同时，还可以同时在第一半导体衬底100的第二表面上形成体电极1123，如图1B所示。
[0082]本发明的晶体管的制造方法，用于制造上述晶体管，制得的晶体管也具有上述优点。即，有效降低栅极与源极、漏极之间的耦合电容，提高晶体管的性能。
[0083]实施例二
[0084]本实施例提供一种集成电路，包括实施例一所述的晶体管。本实施例的集成电路，由于降低了晶体管的栅极与源极、漏极之间的耦合电容，因此可以提高整个集成电路的性倉泛。
[0085]下面，参照图2来详细描述本发明实施例提出的集成电路的一种示例性的结构。如图2所示，本实施例的集成电路包括第一半导体衬底(简称半导体衬底)100和设置于其上的晶体管10，其中，晶体管10包括位于第一半导体衬底100第一表面(上表面)上的栅极1012、以及位于第一半导体衬底100内的源极(包括源极第一部分10151源极第二部分1111)和漏极(包括漏极第一部分10152和漏极第二部分1112);还包括位于第一半导体衬底100的第二表面上的用于连接源极(具体地，指源极第二部分1111)的源极连接端子1121以及用于连接漏极(具体地，指漏极第二部分1112)的漏极连接端子1122。其中，第一表面和第二表面为半导体衬底的两个相对的表面。在本实施例中，晶体管10的个数为至少一个，为了表示的简要，图2仅示出了其中的一个晶体管10。
[0086]在图2所示的示例中，源极包括源极第一部分10151源极第二部分1111，漏极包括漏极第一部分10152和漏极第二部分1112,源极第一部分10151源极第二部分1111 一般为分别从第一半导体衬底100的第一表面和第二表面进行离子注入实现，漏极第一部分10152和漏极第二部分1112也是如此。然而，在本实施例中，源极和漏极也可以均为一体结构，通过从第一半导体衬底100的第一表面深注入至第二表面实现。
[0087]进一步的，本实施例的晶体管还包括位于第一半导体衬底100的第一表面上的用于连接栅极1012的栅极连接端子106。
[0088]在本实施例中，源极连接端子1121、漏极连接端子1122和栅极连接端子106均可以为金属硅化物106。此外，源极连接端子1121、漏极连接端子1122和栅极连接端子106还可以为铜、铝等金属或掺杂离子(即，用离子掺杂区作为源极连接端子1121、漏极连接端子1122或栅极连接端子106)等。
[0089]本实施例中，晶体管10还可以包括体电极(body terminal) 1123,其中，体电极1123位于第一半导体衬底100的第二表面(下表面)。此时，晶体管10的结构如图2中的晶体管10’所示。在本实施例中，晶体管10’可以视为晶体管10的一种特例。体电极1123的材料可以为金属、金属硅化物或其他合适的材料。体电极1123是晶体管的第四端，其连接至栅极、源极和漏极所在的半导体衬底。当该种晶体管应用于集成电路之中时，体电极1123可以用于将晶体管调制至运行。在本实施例的集成电路中，晶体管10的体电极(也称体端)1123与电路中的最高或最低电压相连。本领域的技术人员可以理解，虽然本实施例在图2中同时示出了晶体管10和晶体管10’，但是这并不代表本实施例的集成电路必须同时包括上述两种晶体管(即，晶体管10和晶体管10’)，相反地，本实施例的集成电路可以仅包括其中的一种晶体管(晶体管10或晶体管10’)，也可以同时包括上述两种晶体管(晶体管10和晶体管10’)，在此并不进行限定。
[0090]在本实施例的集成电路中，晶体管10还可以包括栅极绝缘层1011、栅极侧壁1014以及轻掺杂区1013等。关于栅极绝缘层1011、栅极侧壁1014以及轻掺杂区1013的具体结构和材料，可以参照现有技术中的各种方案来实现，在此并不进行限定。
[0091]本发明实施例的集成电路，进一步还包括位于晶体管10所在区域之外的区域的娃通孔115,娃通孔115贯穿位于第一半导体衬底100内的第一体介电层113。在本实施例中，硅通孔115的作用在于连接位于第一半导体衬底100上表面(第一表面)和下表面(第二表面)的器件。示例性地，硅通孔115可以通过金属层117、接触孔1162、漏极连接端子1122与晶体管10的漏极在第一半导体衬底100的第二表面(下表面)相连，如图2所示。硅通孔115也可以通过源极上的源极连接端子1121、接触孔1161以及金属层等与源极相连，或者，硅通孔115也可以通过其他金属层以及其他结构与其他器件相连，在此并不进行限定。在本实施例中，硅通孔115的个数可以为一个或多个，并不进行限定。在本实施例中，硅通孔115的存在,在便于连接位于第一半导体衬底100上表面(第一表面)和下表面(第二表面)的器件的同时，也可以在一定程度上降低后续封装工艺的复杂度。
[0092]本实施例的集成电路，还可以包括位于晶体管10的栅极连接端子106上方的接触孔108、层间介电层107、层间介电层114以及其他膜层或结构，在此不再赘述。
[0093]本发明的集成电路，由于所采用的晶体管10的源极连接端子和漏极连接端子与栅极分别位于第一半导体衬底100的上下两个表面(第一表面和第二表面)，因此，可以有效降低栅极与源极、漏极之间的耦合电容，提高集成电路的性能。
[0094]实施例三
[0095]下面，参照图3A-图3J和图4、图5来描述本发明实施例提出的集成电路的制造方法一个示例性方法的详细步骤。其中，图3A至3J为本发明实施例的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；图4为本发明实施例的一种集成电路的制造方法的一种示意性流程图；图5为本发明实施例的一种集成电路的制造方法的另一种示意性流程图。
[0096]本发明实施例的集成电路的制造方法，可以用于制造实施例三所述的集成电路，具体包括如下步骤:
[0097]步骤Al:提供第一半导体衬底100，在第一半导体衬底100内形成平行于第一半导体衬底100上表面的减薄停止层(也可称作“刻蚀停止层”)101，如图3A所示。其中，减薄停止层101在第一半导体衬底100中具有第一深度H1。
[0098]在本实施例中，第一半导体衬底100的第一表面(或“上表面”),是指第一半导体衬底100形成有晶体管的栅极的表面；第二表面(“下表面”)则指第一半导体衬底100的与“第一表面”相对的另一表面。“深度”的计算方法以第一半导体衬底100的第一表面为参照，“某一层具有第一深度H1”是指该层距离第一半导体衬底100的第一表面的距离为H1，具体可参见图3A对Hl的标示，其他情形以此类推。
[0099]在本实施例中，第一半导体衬底100—般采用体硅(bulk Si)。减薄停止层101可以采用氧化物(氧化硅)或其他合适的材料。
[0100]其中，形成减薄停止层101的方法可以包括如下步骤:
[0101]步骤AlOl:对第一半导体衬底100进行氧注入处理以在第一半导体衬底的第一深度Hl位置处形成氧离子层；
[0102]步骤A102:对第一半导体衬底100进行加热处理以在所述氧离子层的位置形成氧化硅层。即，形成了减薄停止层101。
[0103]此外，形成减薄停止层101的方法，还可以采用外延生长法形成，此处不再赘述。
[0104]在本实施例中，减薄停止层101的作用主要在于作为后续对第一半导体衬底100进行减薄处理时的停止层。在本实施例中，形成减薄停止层101的工艺步骤可以根据实际情况予以省略。
[0105]步骤A2:在第一半导体衬底100中形成浅沟槽隔离(STI) 102，浅沟槽隔离102在第一半导体衬底100具有第二深度H2，如图3B所示。第二深度H2小于等于第一深度H1。
[0106]其中，浅沟槽隔离102的数量为多个，不同的浅沟槽隔离102的深度可以不同。
[0107]步骤A3:从第一半导体衬底100的第一表面(上表面)进行离子注入，形成阱区(Well)和沟道(Channel)。为了表示的简要，图中未示出阱区和沟道。
[0108]步骤A4:在第一半导体衬底100的第一表面(上表面)上形成栅极绝缘层1011、栅极1012、轻掺杂区1013和栅极侧壁1014，如图3C所示。
[0109]其中，形成轻掺杂区1013的方法为离子注入。形成栅极绝缘层1011、栅极金属层1012和栅极侧壁1014的方法，可以采用现有技术中各种可行的方案来实现，此处不再赘述。
[0110]在本实施例中，为了表示的简要，最终制得的集成电路的相关附图中仅示意性地示出了两个晶体管，因此中间步骤亦仅示出了形成两个晶体管的图形。
[0111]步骤A5:在第一半导体衬底100的第一表面(上表面)形成源极第一部分10151和漏极第一部分10152，如图3C所示。
[0112]其中，形成源极第一部分10151和漏极第一部分10152的方法为离子注入。
[0113]步骤A6:在栅极1012之上形成栅极连接端子106，如图3C所示。
[0114]其中，形成栅极连接端子106的方法，可以采用现有技术中的形成金属硅化物的方法或其他各种方法，此处不再赘述。
[0115]步骤A7:在第一半导体衬底100的第一表面(上表面)形成层间介电层(ILD) 107,并在层间介电层107内形成栅极接触孔108，如图3D所示。
[0116]在形成栅极接触孔108之后，一般还包括形成金属层的步骤，此处不再赘述。即，还包括进行后段制程(BEOL)工艺以在第一半导体衬底100的第一表面形成金属互连结构的步骤。
[0117]步骤A8:在第一半导体衬底100的第一表面上接合用于作为承载衬底(carriersubstrate)的第二半导体衬底110。
[0118]示例性地，第二半导体衬底110通过粘合层109与位于第一半导体衬底100第一表面的层间介电层107粘合,如图3E所不。
[0119]其中，粘合层107的材料可以为氧化物层或其他合适的材料。第二半导体衬底110可以为各种半导体衬底，其作用在于用于承载和支撑第一半导体衬底100。
[0120]步骤A9:对第一半导体衬底100的第二表面(下表面)进行减薄处理至第一深度H1，如图3F所示。
[0121]其中，减薄处理至第一深度Hl是指将减薄处理后的第一半导体衬底100的厚度与第一深度Hl相同。当第一半导体衬底100中形成有减薄停止层101时，优选使得减薄工艺停止于减薄停止层101之上，即，第一半导体衬底100位于减薄停止层101之上的部分被完全去除,如图3F所示。
[0122]在本实施例中，如果选择厚度合适的第一半导体衬底，也可以省略步骤A9。
[0123]步骤AlO:在第一半导体衬底100的第二表面(下表面)形成与源极第一部分10151相连的源极第二部分1111和与漏极第一部分10152相连的漏极第二部分1112，如图3G所
/Jn ο
[0124]其中，源极第一部分10151和源极第二部分1111共同构成了晶体管的源极，漏极第一部分10152和漏极第二部分1112共同构成了晶体管的漏极。示例性的，形成源极第二部分1111和漏极第二部分1112的方法可以包括如下步骤:
[0125]步骤A1001:从第一半导体衬底100的第二表面(下表面)对第一半导体衬底100内的源极和漏极区域进行离子注入处理；
[0126]步骤A1002:对第一半导体衬底100进行退火(anneal)处理。其中，退火处理优选采用激光热退火。
[0127]在步骤A1002中进行退火处理的目的在于使得注入的离子进一步向源极第一部分10151和漏极第一部分10152位置处扩散，以使得源极第二部分1111和漏极第二部分1112分别与源极第一部分10151和漏极第二部分10152形成良好的电接触。
[0128]在上述示例中，通过步骤A5和步骤AlO最终形成了晶体管的源极和漏极。实际上，形成源极和漏极的步骤，也可以在步骤A5中通过一步实现，即，在步骤A5中，从第一半导体衬底100的第一表面进行深注入至第二表面来直接形成源极和漏极，此时源极和漏极为一体结构。本实施例的源极和漏极，最终均贯穿第一半导体衬底100的第二表面。
[0129]步骤All:在经减薄处理的半导体衬底100的第二表面形成用于连接源极的源极连接端子1121和用于连接漏极的漏极连接端子1122，如图3G所示。
[0130]其中，源极连接端子1121和漏极连接端子1122的材料均可以为金属硅化物106 ；这一情况下可以采用现有技术中的形成金属硅化物的方法来完成步骤Al I。此外，源极连接端子1121和漏极连接端子1122的材料还可以为铜、铝等金属或掺杂离子(即，用离子掺杂区作为源极连接端子1121和漏极连接端子1122)等。
[0131]在形成源极连接端子1121和漏极连接端子1122的同时，还可以在第一半导体衬底100的第二表面上形成体电极1123。体电极1123的材料，可以为金属硅化物、金属或其他合适的材料,本实施例并不对此进行限定。
[0132]步骤A12:在第一半导体衬底100的第二表面上形成第一体介电层113，如图3H所
/Jn ο
[0133]其中，第一体介电层113包括位于第一半导体衬底100第二表面之上的部分和嵌入第一半导体衬底100的部分，如图3H所示。
[0134]其中，第一体介电层113可以为氧化硅或其他合适的材料。
[0135]示例性的，步骤A12 —般包括如下步骤:
[0136]步骤A1201:对第一半导体衬底100的第二表面进行刻蚀，形成贯穿第一半导体衬底100的第一沟槽。
[0137]其中，第一沟槽一般位于拟形成硅通孔的位置处。
[0138]步骤A1202:在第一沟槽中填充介电材料并进行平坦化处理，以形成覆盖所述第二表面的第一体介电层113。其中，介电材料可以为氧化物。
[0139]其中，进行平坦化处理，具体是指在填充介电材料后对第一半导体衬底100的第二表面进行平坦化处理。平坦化处理后，第一半导体衬底100的第二表面均被第一体介电层113所覆盖，如图3H所示。进行平坦化处理的工艺，可以为化学机械抛光(CMP)或其他方法。
[0140]步骤A13:在第一半导体衬底100的第二表面(下表面)形成层间介电层(ILD)114，并在层间介电层114内形成位于源极连接端子1121和漏极连接端子1122之上的接触孔，具体地，包括位于源极连接端子1121之上的接触孔1161和位于漏极连接端子1122之上的接触孔1162，如图31所示。
[0141]在形成接触孔1161和接触孔1162的同时，还可以形成位于体电极1123之上的接触孔1163。
[0142]步骤A14:形成贯穿第一体介电层113位于所述第一沟槽内的部分的硅通孔115，如图31所示。
[0143]其中，硅通孔115的作用在于连接位于第一半导体衬底100第一表面和第二表面的器件。在本实施例中，硅通孔115可以为一个或多个。
[0144]步骤A15:去除用于作为承载衬底的第二半导体衬底110和粘合层109，如图1J所
/Jn ο
[0145]其中，第二半导体衬底110仅用于在对第一半导体衬底100进行减薄处理以及后续其他工艺时支撑第一半导体衬底110，当完成集成电路的制造(指在第一半导体衬底100上形成功能完整的电路结构之后、进行划片封装之前)后，应去除第二半导体衬底110和粘合层109。
[0146]至此，完成了本实施例的集成电路的制造方法的相关步骤的介绍，后续可以通过划片、封装等步骤完成最终的集成电路的制造，此处不再赘述。
[0147]此外，本实施例的集成电路的制造方法，除包括形成晶体管和硅通孔等组件的步骤之外，还可以包括形成其他各种组件(比如集成无源器件、MEMS器件等)的步骤，在此并不进行限定。本领域的技术人员可以理解，本实施例意在描述本实施例的集成电路的制造方法的关键步骤，对于其他步骤，本领域的技术人员可以根据现有技术实现，因此本实施例未进行赘述。
[0148]根据本实施例的集成电路的制造方法制得的集成电路，由于所采用的晶体管的源极连接端子和漏极连接端子与栅极分别位于第一半导体衬底100的上下两个表面(第一表面和第二表面)，因此可以有效降低栅极与源极、漏极之间的耦合电容，提高集成电路的性倉泛。
[0149]图4示出了本发明实施例提出的一种集成电路的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括:
[0150]步骤TlOl:提供第一半导体衬底，在所述第一半导体衬底的第一表面内形成具有第一深度的浅沟槽隔离；
[0151]步骤T102:在所述第一半导体衬底的第一表面上形成栅极绝缘层、栅极和栅极侧壁；
[0152]步骤T103:在所述第一半导体衬底的所述第一表面内形成源极和漏极；
[0153]步骤T104:在所述第一半导体衬底的第二表面上形成用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子。
[0154]图5示出了本发明实施例提出的一种集成电路的制造方法的另一种示意性流程图，用于相对详细地示出该制造方法的一种典型流程。具体包括:
[0155]步骤TlOl:提供第一半导体衬底，在所述第一半导体衬底的第一表面内形成具有第一深度的浅沟槽隔离；
[0156]步骤T102:在所述第一半导体衬底的第一表面上形成栅极绝缘层、栅极和栅极侧壁；
[0157]步骤T103:在所述第一半导体衬底的所述第一表面内形成源极和漏极；
[0158]步骤T104:在所述第一半导体衬底的第二表面上形成用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子；
[0159]步骤T105:对所述第一半导体衬底的所述第二表面进行刻蚀以形成贯穿所述第一半导体衬底的第一沟槽；
[0160]步骤T106:在所述第一沟槽中填充介电材料并进行平坦化处理以形成覆盖所述第二表面的第一体介电层；
[0161]步骤T107:形成贯穿所述第一体介电层位于所述第一沟槽内的部分的硅通孔。
[0162]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种晶体管，其特征在于，包括:第一半导体衬底、位于所述第一半导体衬底的第一表面上的栅极、位于所述第一半导体衬底内的源极和漏极，以及位于所述第一半导体衬底的第二表面上用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子；其中，所述第一表面与所述第二表面为所述第一半导体衬底的相对的两个表面。
2.如权利要求1所述的晶体管，其特征在于，所述晶体管还包括位于所述第一半导体衬底的第一表面上用于连接所述栅极的栅极连接端子。
3.如权利要求2所述的晶体管，其特征在于，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。
4.如权利要求1所述的晶体管，其特征在于，所述晶体管还包括位于所述第一半导体衬底的所述第二表面上的体电极。
5.如权利要求4所述的晶体管，其特征在于，所述体电极的材料为金属硅化物。
6.一种集成电路，其特征在于，包括第一半导体衬底和至少一个晶体管，所述晶体管包括:位于所述第一半导体衬底的第一表面上的栅极、位于所述第一半导体衬底内的源极和漏极，以及位于所述第一半导体衬底的第二表面上用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子； 其中，所述第一表面与所述第二表面为所述第一半导体衬底的相对的两个表面。
7.如权利要求6所述的集成电路，其特征在于，所述晶体管还包括位于所述第一半导体衬底的第一表面上用于连接所述栅极的栅极连接端子。
8.如权利要求7所述的集成电路，其特征在于，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。
9.如权利要求6所述的集成电路，其特征在于，所述晶体管还包括位于所述第一半导体衬底的所述第二表面上的体电极。
10.如权利要求9所述的集成电路，其特征在于，所述体电极的材料为金属硅化物。
11.如权利要求6所述的集成电路，其特征在于，所述集成电路还包括:位于所述晶体管所在区域之外的区域的硅通孔，其中，所述硅通孔贯穿位于所述第一半导体衬底内的第一体介电层。
12.—种集成电路的制造方法，其特征在于，所述方法包括: 步骤TlOl:提供第一半导体衬底，在所述第一半导体衬底的第一表面内形成具有第一深度的浅沟槽隔离； 步骤T102:在所述第一半导体衬底的第一表面上形成栅极绝缘层、栅极和栅极侧壁； 步骤T103:在所述第一半导体衬底的所述第一表面内形成源极和漏极； 步骤T104:在所述第一半导体衬底的第二表面上形成用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子。
13.如权利要求12所述的集成电路的制造方法，其特征在于，在所述步骤T103和所述步骤T104之间，还包括如下步骤: 在所述第一半导体衬底的第一表面上形成用于连接所述栅极的栅极连接端子。
14.如权利要求12所述的集成电路的制造方法，其特征在于，在所述步骤T104中，同时还形成位于所述第一半导体衬底的所述第二表面上的体电极。
15.如权利要求12所述的集成电路的制造方法，其特征在于，在所述步骤T103与所述步骤T104之间还包括如下步骤: 从所述第一半导体衬底的所述第二表面对所述第一半导体衬底内的源极和漏极区域进行离子注入处理； 对所述第一半导体衬底进行退火处理。
16.如权利要求12所述的集成电路的制造方法，其特征在于，在所述步骤T103与所述步骤T104之间还包括如下步骤: 在所述第一半导体衬底的所述第一表面上接合作为承载衬底的第二半导体衬底； 对所述第一半导体衬底的第二表面进行减薄处理至第二深度，其中，所述第二深度大于或等于所述第一深度，所述第二表面与所述第一表面为所述第一半导体衬底的相对的两个表面。
17.如权利要求16所述的集成电路的制造方法，其特征在于， 在所述步骤TlOl中，在形成所述浅沟槽隔离之前，在所述第一半导体衬底内形成平行于所述第一半导体衬底的上表面的减薄停止层； 在所述对所述第一半导体衬底的第二表面进行减薄处理的步骤中，所述减薄处理停止于所述减薄停止层之上。
18.如权利要求12所述的集成电路的制造方法，其特征在于，在所述步骤T104之后还包括: 步骤T105:对所述第一半导体衬底的所述第二表面进行刻蚀以形成贯穿所述第一半导体衬底的第一沟槽； 步骤T106:在所述第一沟槽中填充介电材料并进行平坦化处理以形成覆盖所述第二表面的第一体介电层。
19.如权利要求18所述的集成电路的制造方法，其特征在于，在所述步骤T106之后还包括步骤T107: 形成贯穿所述第一体介电层位于所述第一沟槽内的部分的硅通孔。
20.如权利要求19所述的集成电路的制造方法，其特征在于，在所述步骤T106与所述步骤T107之间还包括如下步骤: 在所述第一半导体衬底的所述第二表面上形成层间介电层，并在所述层间介电层内形成位于所述源极连接端子和所述漏极连接端子之上的接触孔。
【文档编号】H01L29/417GK104241357SQ201310242364
【公开日】2014年12月24日 申请日期:2013年6月18日 优先权日:2013年6月18日
【发明者】黄河, 李海艇, 周强 申请人:中芯国际集成电路制造(上海)有限公司