半导体装置及其制造方法

半导体装置及其制造方法
【专利摘要】本发明公开了一种半导体装置及其制造方法。半导体装置包括一半导体衬底、一栅结构、一第一掺杂接触区、一第二掺杂接触区与一阱掺杂区。栅结构具有相对的一第一栅侧边与一第二栅侧边，并配置在半导体衬底上。第一掺杂接触区具有一第一导电型，并形成于栅结构的第一栅侧边上的半导体衬底中。第二掺杂接触区具有第一导电型，并形成于栅结构的第二栅侧边上的半导体衬底中。阱掺杂区具有第一导电型，并位于第一掺杂接触区下。
【专利说明】半导体装置及其制造方法

【技术领域】
[0001]本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种用作静电放电防护装置的半导体装置及其制造方法。

【背景技术】
[0002]半导体装置被使用于许多产品之中，例如MP3播放器、数码相机、
[0003]计算机等等的元件中。随着应用的增加，对于半导体装置的需求也趋向较小的尺寸、较大的电路密度。在近几十年间，半导体业界持续缩小半导体装置的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。
[0004]近年节省能源IC为半导体装置发展重点之一，能源管理IC常用LDMOS或EDMOS作为开关。举例来说，为了提高半导体装置例如横向双扩散金属氧化物半导体(LDMOS)或延伸漏极金属氧化物半导体(EDMOS)的击穿电压(breakdown voltage ;BVdss), —种方法是降低漏极区的掺杂浓度或增加漂移长度。
[0005]静电放电(ESD)是不同物体与静电电荷累积之间静电电荷转移的现象。ESD发生的时间非常的短暂，只在几个纳米秒的程度之内。ESD事件中产生非常高的电流，且电流值通常是几安培。因此，一旦ESD产生的电流流过半导体装置，半导体装置通常会由于高能量的密度而被损坏。故当通过机械、人体在半导体装置中产生静电电荷时，ESD防护装置必须提供放电路径以避免半导体装置受到损坏。


【发明内容】

[0006]本发明是有关于一种半导体装置，具有静电放电防护效能。
[0007]根据一实施例，提出一种半导体装置，其包括一半导体衬底、一栅结构、一第一掺杂接触区、一第二掺杂接触区及一第三掺杂接触区。栅结构具有相对的一第一栅侧边与一第二栅侧边，并配置在半导体衬底上。第一掺杂接触区具有一第一导电型，并形成于栅结构的第一栅侧边上的半导体衬底中。第二掺杂接触区具有第一导电型，并形成于栅结构的第二栅侧边上的半导体衬底中。第三掺杂接触区被第一掺杂接触区与第二掺杂接触区至少一个包围。第三掺杂接触区具有相反于第一导电型的一第二导电型。
[0008]根据另一实施例，提出一种半导体装置，其包括一半导体衬底、一栅结构、一第一掺杂接触区、一第二掺杂接触区与一阱掺杂区。栅结构具有相对的一第一栅侧边与一第二栅侧边，并配置在半导体衬底上。第一掺杂接触区具有一第一导电型，并形成于栅结构的第一栅侧边上的半导体衬底中。第二掺杂接触区具有第一导电型，并形成于栅结构的第二栅侧边上的半导体衬底中。阱掺杂区具有第一导电型，并位于第一掺杂接触区下。
[0009]根据又另一实施例，提出一种半导体装置的制造方法，其包括以下步骤。于一半导体衬底上形成一栅结构。栅结构具有相对的一第一栅侧边与一第二栅侧边。于栅结构的第一栅侧边上的半导体衬底中形成一第一掺杂接触区。第一掺杂接触区具有一第一导电型。于栅结构的第二栅侧边上的半导体衬底中形成一第二掺杂接触区。第二掺杂接触区具有第一导电型。形成一第三掺杂接触区，其被第一掺杂接触区与第二掺杂接触区至少一个包围。第三掺杂接触区具有相反于第一导电型的一第二导电型。
[0010]根据再另一实施例，提出一种半导体装置的制造方法，其包括以下步骤。于一半导体衬底上形成一栅结构。栅结构具有相对的一第一栅侧边与一第二栅侧边。于栅结构的第一栅侧边上的半导体衬底中形成一第一掺杂接触区。第一掺杂接触区具有一第一导电型。于栅结构的第二栅侧边上的半导体衬底中形成一第二掺杂接触区。第二掺杂接触区具有第一导电型。形成一阱掺杂区，其具有第一导电型，并位于第一掺杂接触区下。
[0011]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:

【专利附图】

【附图说明】
[0012]图1绘示根据一实施例的半导体装置的上视图。
[0013]图2A绘示根据一实施例的半导体装置的剖面图。
[0014]图2B绘示根据一实施例的半导体装置的剖面图。
[0015]图2C绘示根据一实施例的半导体装置的剖面图。
[0016]图2D绘示根据一实施例的半导体装置的剖面图。
[0017]图3绘示根据一实施例的半导体装置的上视图。
[0018]图4为一实施例的半导体装置的传输线脉波(transmiss1n line pulse ；TLP)曲线图。
[0019]图5为一比较例的半导体装置的传输线脉波TLP曲线图。
[0020]图6A至图6D绘示根据一实施例的半导体装置的制造方法。
[0021]【符号说明】
[0022]100、200?半导体装置；
[0023]102?半导体衬底；
[0024]104?第一阱区；
[0025]106,206 ?第二阱区；
[0026]108?介电结构；
[0027]110、112 ?栅结构；
[0028]114、116?第一栅侧边；
[0029]118、120?第二栅侧边；
[0030]122?第一掺杂接触区；
[0031]124、126?第二掺杂接触区；
[0032]128、130、134、136、138、256、258 ?第三掺杂接触区；
[0033]132?阱掺杂区；
[0034]140、142、144、146、148、150、152、154 ?导电元件。

【具体实施方式】
[0035]图1绘示根据一实施例的半导体装置100的上视图。图2A、图2B、图2C与图2D分别绘示半导体装置100沿AA线、BB线、CC线与DD线的剖面图。
[0036]请参照图2A，第一阱区104形成于半导体衬底102中。第二阱区106形成于第一阱区104中。介电结构108配置于第一阱区104上。栅结构110、112配置在第二阱区106上。栅结构110、112具有相对的第一栅侧边114、116与第二栅侧边118、120。第一掺杂接触区122形成于栅结构110、112的第一栅侧边114、116上的第一阱区104中。第二掺杂接触区124、126形成于栅结构110、112的第二栅侧边118、120上的第二阱区106中。
[0037]请参照图2B，其与图2A的差异说明如下。第三掺杂接触区128与第三掺杂接触区130是分别被第一掺杂接触区122与第二掺杂接触区126包围(亦可参照图1)。阱掺杂区132位于第一掺杂接触区122下。
[0038]请参照图2C，其与图2A的差异说明如下。第三掺杂接触区134与第三掺杂接触区136是分别被第一掺杂接触区122与第二掺杂接触区124包围(亦可参照图1)。阱掺杂区132位于第一掺杂接触区122下。
[0039]请参照图2D，其与图2A的差异说明如下。第三掺杂接触区138是被第二掺杂接触区126包围(亦可参照图1)。阱掺杂区132位于第一掺杂接触区122下。
[0040]于一实施例中，半导体装置100为一延伸漏极金属氧化物半导体晶体管(Extended Drain MOSFET ;EDM0S)。于一实施例中，具有延伸漏极金属氧化物半导体晶体管结构的半导体装置100是用作静电放电防护装置，其具有相同于输出驱动器(outputdriver)EDMOS的电性特征。换句话说，单一个半导体装置(100可操作成EDMOS与静电放电防护装置，因此能够节省晶粒的总装置面积。举例来说，在半导体装置100具有N型延伸漏极金属氧化物半导体晶体管(EDNMOS)的结构的示例中，第一阱区104、第一掺杂接触区122、第二掺杂接触区124、126与阱掺杂区132具有第一导电型，例如N导电型。半导体衬底102、第二阱区106、与第三掺杂接触区128、130、134、136、138具有相反于第一导电型的第二导电型，例如P导电型。第一掺杂接触区122与其包围的第三掺杂接触区(包括第三掺杂接触区128、134等)是电性连接至一漏极。再者，第二掺杂接触区124、126与其包围的第三掺杂接触区(包括第三掺杂接触区130、136、138等)是电性连接至一源极。于其他实施例中，第二导电型的第二阱区106是以第二导电型的体掺杂区取代，而得到具有横向扩散金属氧化物半导体晶体管特征的半导体装置。
[0041]于实施例中，半导体装置100的静电放电防护效果可通过被源极侧的第二掺杂接触区124、126包围的第三掺杂接触区(包括第三掺杂接触区130、136、138等)提升。漏极侧延伸至第一掺杂接触区122下方的阱掺杂区132驱使静电放电电流(ESD)流向较远离表面(sub-surface)，因此能够提升半导体装置100的静电放电防护效能。半导体装置100中形成的寄生双极结晶体管(bipolar junct1n transistor ;BJT)亦可提升静电放电防护效果，举例来说，寄生双极结晶体管可包括由第一导电型的阱掺杂区132、第一阱区104与第二导电型的第三掺杂接触区128、130与第二阱区106构成的PNP寄生双极结晶体管，或由第一导电型的阱掺杂区132、第一阱区104与第二导电型的第三掺杂接触区134、136与第二阱区106构成的PNP寄生双极结晶体管，或其他元件作用构成的寄生双极结晶体管。
[0042]于实施例中，半导体装置100的元件尺寸与配置可适当地调整，以使其具有较佳的操作电性。举例来说，通过缩小第二阱区106中的通道区与阱掺杂区132之间的间距，可降低半导体装置100的击穿电压(breakdown voltage)与触发电压(triggervoltage) 0第一阱区104相对于第二阱区106的尺寸比例可缩减，以降低击穿电压，并使得半导体装置100可作用为电源箝制(power clamp)ESD防护装置。半导体装置100并不限于如图1所示的元件的配置，且于其他实施例中，元件的结构可设计成条状(strip)、矩形状(rectangle)、六角形状(hexagonal)、八角形状(octagonal)、圆形(circle)、方形(square)等。导电元件(包括例如图1与图2A至图2D所示的导电元件140、142、144、146、148、150、152、154等)并不限于如图1所示的配置位置与数目，举例来说，与第一掺杂接触区122、第二掺杂接触区124、126电性连接的的导电元件可改变成更多个或更少个。于一实施例中，举例来说，漏极侧与第三掺杂接触区(包括例如第三掺杂接触区128、134等)电性连接的导电元件密度:与第一掺杂接触区122电性连接的导电元件密度可为1: 1-10。半导体装置100亦可包含其他元件以提升装置特性，例如可在第一阱区104下方形成具有相同导电型(例如N导电型)的埋藏层，以提高装置的隔离(isolat1n)效果。
[0043]图3绘示根据另一实施例的半导体装置200的剖面图，其与图2A所示的结构的差异在于第二阱区206是向下延伸以接触半导体衬底102。第三掺杂接触区256与第三掺杂接触区258是分别被第一掺杂接触区122与第二掺杂接触区126包围。
[0044]图4为一实施例的半导体装置的传输线脉波(transmiss1n line pulse ； TLP)曲线图。图5为一比较例的半导体装置的传输线脉波TLP曲线图。比较例并不具有实施例的第三掺杂接触区与阱掺杂区。实施例与比较例的半导体装置具有相同的总宽度，与相同的栅结构至漏极接触间距。从图4与图5可知，实施例的TLP电流为比较例的2.2倍。而实施例与比较例具有实质上相同的触发电压(trigger voltage)与保持电压(holdingvoltage)。
[0045]图6A至图6D绘示根据一实施例的半导体装置的制造方法。
[0046]请参照图6A，提供半导体衬底102。半导体衬底102可包括硅或其他合适的材料。半导体衬底102可包括绝缘体上硅。半导体衬底102可以外延或非外延的方式形成。于半导体衬底102中形成第一阱区104。于第一阱区104中形成第二阱区106。于第一阱区104中形成阱掺杂区132。第一阱区104、第二阱区106与阱掺杂区132的形成方法可包括离子注入步骤。于其他实施例中，第一阱区104可以外延方式从半导体衬底102形成。
[0047]请参照图6B，于第一阱区104与第二阱区106上形成介电结构108。介电结构108并不限于如图所示的场氧化物结构，也可包括浅沟道隔离(shallow trench isolat1n ；STI)结构。介电结构108可包括氧化物、氮化物，例如氧化硅、氮化硅，或其他合适的材料，或上述的组合。于第二阱区106上形成栅结构110、112。栅结构110、112各包括栅(gate)介电层与位于栅(gate)介电层上的栅(gate)电极层。栅(gate)介电层可包括氧化物、氮化物，例如氧化硅、氮化硅，或其他合适的材料，或上述的组合。栅(gate)介电层的厚度可适当地调整。栅(gate)电极层可包括晶硅、金属、金属硅化物，例如钨、铜、硅化钨，或其他合适的材料。于一实施例中，栅结构110、112可以单一多晶娃(single poly)制程、双多晶娃(double poly)制程、或其他合适的方法形成。
[0048]请参照图6C，形成第一掺杂接触区122于第一阱区104与阱掺杂区132中，并形成第二掺杂接触区124、126于第二阱区106中，方法可包括离子注入步骤。
[0049]请参照图6D，可利用离子注入的方式，形成第三掺杂接触区128于第一掺杂接触区122中，并形成第三掺杂接触区126于第二掺杂接触区126中。
[0050]于其他实施例中，制作工艺顺序可适当地改变。举例来说，可在形成第一掺杂接触区122、第二掺杂接触区124、126之后，形成阱掺杂区132。可在形成第三掺杂接触区128、130之后，形成第一掺杂接触区122、第二掺杂接触区124、126。可在形成阱掺杂区132、第一掺杂接触区122、第二掺杂接触区124、126、第三掺杂接触区128、130之后，形成介电结构108、栅结构 110、112。
[0051]根据实施例，半导体装置100可以任何标准工艺制造，且不需要额外的掩模。制造成本低，工艺简单。
[0052]综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种半导体装置，包括: 一半导体衬底； 一栅结构，具有相对的一第一栅侧边与一第二栅侧边，并配置在该半导体衬底上； 一第一掺杂接触区，具有一第一导电型，并形成于该栅结构的该第一栅侧边上的该半导体衬底中； 一第二掺杂接触区，具有该第一导电型，并形成于该栅结构的该第二栅侧边上的该半导体衬底中；以及 一第三掺杂接触区，被该第一掺杂接触区与该第二掺杂接触区至少一个包围，该第三掺杂接触区具有相反于该第一导电型的一第二导电型。
2.根据权利要求1所述的半导体装置，其中该第三掺杂接触区包括多个该第三掺杂接触区，这些第三掺杂接触区是通过该第一掺杂接触区或该第二掺杂接触区互相分开。
3.根据权利要求1所述的半导体装置，其中 该第三掺杂接触区包括多个该第三掺杂接触区， 这些第三掺杂接触区的一部分是被该第一掺杂接触区包围； 这些第三掺杂接触区的另一部分是被该第二掺杂接触区包围。
4.一种半导体装置，包括: 一半导体衬底； 一栅结构，具有相对的一第一栅侧边与一第二栅侧边，并配置在该半导体衬底上； 一第一掺杂接触区，具有一第一导电型，并形成于该栅结构的该第一栅侧边上的该半导体衬底中； 一第二掺杂接触区，具有该第一导电型，并形成于该栅结构的该第二栅侧边上的该半导体衬底中；以及 一阱掺杂区，具有该第一导电型，并位于该第一掺杂接触区下。
5.根据权利要求4所述的半导体装置，更包括一第三掺杂接触区，被该第一掺杂接触区与该第二掺杂接触区至少一个包围，该第三掺杂接触区具有相反于该第一导电型的一第二导电型。
6.根据权利要求1至5中任一项所述的半导体装置，更包括一第一阱区与一第二阱区，之间具有一 PN结，该第一掺杂接触区是形成于该第一阱区中，该第二掺杂接触区是形成于该第二阱区中。
7.根据权利要求1至5中任一项所述的半导体装置，其中该半导体装置是一延伸漏极金属氧化物半导体晶体管(Extended Drain MOSFET ；EDMOS0
8.根据权利要求1至5中任一项所述的半导体装置，其中该半导体装置是用作静电放电防护装置。
9.一种半导体装置的制造方法，包括: 于一半导体衬底上形成一栅结构，该栅结构具有相对的一第一栅侧边与一第二栅侧边； 于该栅结构的该第一栅侧边上的该半导体衬底中形成一第一掺杂接触区，该第一掺杂接触区具有一第一导电型； 于该栅结构的该第二栅侧边上的该半导体衬底中形成一第二掺杂接触区，该第二掺杂接触区具有该第一导电型；以及 形成一第三掺杂接触区，其被该第一掺杂接触区与该第二掺杂接触区至少一个包围，该第三掺杂接触区具有相反于该第一导电型的一第二导电型。
10.一种半导体装置的制造方法，包括: 于一半导体衬底上形成一栅结构，该栅结构具有相对的一第一栅侧边与一第二栅侧边； 于该栅结构的该第一栅侧边上的该半导体衬底中形成一第一掺杂接触区，该第一掺杂接触区具有一第一导电型； 于该栅结构的该第二栅侧边上的该半导体衬底中形成一第二掺杂接触区，该第二掺杂接触区具有该第一导电型；以及 形成一阱掺杂区，其具有该第一导电型，并位于该第一掺杂接触区下。
【文档编号】H01L29/78GK104347702SQ201310310945
【公开日】2015年2月11日 申请日期:2013年7月23日 优先权日:2013年7月23日
【发明者】陈永初 申请人:旺宏电子股份有限公司