半导体装置及其制造方法
【专利摘要】提供了一种用于顶栅结构中栅极电极和沟道之间的电隔离的配线层内有源元件（部件）。一种半导体装置，包括第一配线层、第二配线层和半导体元件。所述第一配线层具有第一层间绝缘层和嵌入所述第一层间绝缘层的第一配线。所述第二配线层具有第二层间绝缘层和嵌入所述第二层间绝缘层的第二配线。所述半导体元件至少设置在所述第二配线层中。所述半导体元件包括：设置在所述第二配线层中的半导体层、设置成与所述半导体层接触的栅极绝缘膜、通过所述栅极绝缘膜设置在与所述半导体层相对的侧上的栅极电极、以及设置在所述半导体层的侧面上的第一侧壁膜。
【专利说明】半导体装置及其制造方法
[0001]相关申请的交叉引用
[0002]在此通过引用并入2012年9月5日提交的2012-195291号日本专利申请的全部公布内容，包括说明书、附图和摘要。
【技术领域】
[0003]本发明涉及半导体装置，并可适当地用于例如在配线层具有有源元件(部件)的半导体装置。
【背景技术】
[0004]已知一种在半导体装置的配线层提供有源元件(部件)的技术。所述有源元件(部件)允许在不改变形成于半导体衬底之上的半导体元件的布局的条件下改变这种半导体装置的功能。因此，可以利用所述半导体衬底制造具有不同功能的多种类型的半导体装置，而在半导体衬底之上保持相同的半导体元件的布局。在这种情况下，可以降低半导体装置的制造成本。
[0005]例如，日本未审查专利公开文献2010-141230 (对应于美国专利申请公开文献2010/148171 (Al))公开了一种半导体装置及其制造方法。该半导体装置包括半导体衬底、第一配线层、半导体层、栅极绝缘膜和栅极电极。第一配线层包括形成在半导体衬底之上的绝缘层和嵌入所述绝缘膜表面的第一配线。半导体层位于所述第一配线层之上。栅极绝缘膜位于半导体层的上方或下方。栅极电极通过栅极绝缘膜设置在与半导体层相对的侧上。此时，半导体层、栅极绝缘膜和栅极电极构成作为有源元件(部件)的晶体管。例如，可以将第一配线之一用作栅极电极。例如，还可以将第一配线层中的防扩散膜用作栅极绝缘膜。在这种情况下，栅极绝缘膜形成于半导体层下方。该半导体装置具有所谓的底栅元件结构。该半导体装置还可包括电荷撷取膜(charge trap film)和在半导体层之上的背栅电极。在这种情况下，该半导体装置基本上具有底栅元件结构，其为双栅元件结构(还辅助性地包括与底栅相对的栅极)。
[0006]作为相关技术，日本未审查专利公开文献2009-94494 (对应于美国专利申请公开文献2009/078970(Α1))公开了一种用于半导体装置的技术。在半导体装置中，在具有绝缘表面的衬底之上，堆叠多个场效应晶体管，在各场效应晶体管之间插入各自的层间绝缘层。包含在多个场效应晶体管中的半导体层通过半导体衬底彼此隔离。半导体层与具有前述绝缘表面的衬底结合，或者与设置在前述层间绝缘层之上的相应绝缘层结合。所述多个场效应管均由绝缘层覆盖，该绝缘层向每一个半导体层施加应力。
[0007]日本未审查专利公布文献2009-283819公开了一种半导体装置的制造方法、半导体装置、电光装置和电子装置。在半导体装置的制造方法中，多层半导体膜层压在一起。半导体装置的制造方法包括五个步骤。第一步是在第一半导体膜之上形成包括碳纳米管的插塞式电极的步骤。第二步是在形成的插塞式电极的周围形成层间绝缘膜的步骤。第三步是平面化层间绝缘膜的表面以暴露插塞式电极的顶部的步骤。第四步是在层间绝缘膜和插塞式电极顶部之上形成无定形第二半导体膜的步骤。第五步是向无定形第二半导体膜提供能量以使暴露的插塞式电极起到催化剂的作用并使无定形第二半导体膜结晶。
[0008]作为相关技术，在非专利文献I (2012Symposium on VLSI Technology digestof Technical Papers，123-124 (2012))中公开了 LSI，其中在多层互连层中并入氧化物半导体层。此外，作为相关技术，在非专利文献2 (201 ISymposium on VLSI TechnologyDigest of Technical Papers, 120-121 (2011))中公开了使用氧化物半导体层的 CMOS 电路。另外，作为相关技术，在非专利文献3 (2011 IEEE International Electron DevicesMeeting(IEDM)，155-158(2011))中公开了使用氧化物半导体层的晶体管装置结构。
[0009]【相关技术文献】
[0010]【专利文献】
[0011]专利文献I日本未审查专利公开文献2010-141230
[0012]专利文献2日本未审查专利公开文献2009-094494
[0013]专利文献3日本未审查专利公开文献2009-283819
[0014]【非专利文献】
[0015]非专利文献I
[0016]K.Kaneko et al., “Operation of Functional Circuit Elements usingBEOL-Transistor wit h InGaZnO Channel for On-chip High/Low Voltage Bridging l/0sand High-Current Switches”, 2012Symposium on VLSI Technology Digest of TechnicalPapers, 123-124(2012)。
[0017]非专利文献2
[0018]K.Kaneko et al., “A NoveI BEOL-Transistor (BETr) with InGaZnOEmbedded in Cu-1nterconnects for On-chip High Voltage l/0s in StandardCMOS LSIs，，，201 ISymposium on VLSI Techno logy Digest of TechnicalPapers, 120-121 (2011)。
[0019]非专利文献3
[0020]K.Kaneko et a 1., “High Reliable BEOL-Transistor withOxygen-controlled InGaZnO and Gate/Drain Offset Design for High/LowVoltage Bridging 1/0 Operations，，，2011IEEE International Electron DevicesMeeting(IEDM), 155-158(2011)。
【发明内容】
[0021]在上述的日本未审查专利申请公布文献2010-141230中，作为配线层中的有源元件(部件)的晶体管具有底栅元件结构或基于底栅元件结构的双栅元件结构。这导致数种结构问题。例如，栅极电极通常需要具有跨半导体层完全延伸的这样的结构。然而，在为上述的日本未审查专利公布文献2010-141230的晶体管提供这样的结构时，遇到了如下问题。在同时形成半导体层和栅极绝缘膜并随后形成栅极电极的情况下，在半导体层的末端的侧面，栅极电极不合需要地与半导体层接触。还在形成半导体层和随后同时形成栅极绝缘膜和栅极电极的情况下，在半导体层的末端的侧面，栅极绝缘膜变薄。从而，栅极电极很可能不合需要地与半导体层接触。[0022]通过本说明书和附图中的描述，其他问题以及本申请的新颖特征将变得明显。
[0023]在一种实施方式中，具有顶栅元件结构的半导体元件(有源元件(部件))设置在半导体装置的配线层中。在半导体元件(有源元件(部件))的半导体层的侧面之上，除了层间绝缘膜还设置了侧壁膜(侧壁)。
[0024]根据所述实施方式，在栅极电极跨半导体层延伸的位置具有侧壁膜。这可以防止栅极电极和半导体层之间的接触并且提供栅极电极和半导体层之间的电隔离。
【专利附图】
【附图说明】
[0025]图1A是图示了根据第一实施方式的半导体装置的结构的实施例的横截面图；
[0026]图1B是图示了根据第一实施方式的半导体装置的结构的实施例的横截面图；
[0027]图2是图示了根据第一实施方式的半导体装置的结构的实施例的平面图；
[0028]图3A是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0029]图3B是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0030]图3C是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0031]图3D是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0032]图3E是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0033]图3F是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0034]图3G是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0035]图3H是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0036]图31是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0037]图3J是图示了根据第一实施方式的半导体装置的制造方法的实施例的横截面图；
[0038]图4是图示了根据第一实施方式的半导体装置的结构的第一变形例的横截面图；
[0039]图5A是图示了根据第一实施方式的半导体装置的结构的第二变形例的横截面图；
[0040]图5B是图示了根据第一实施方式的半导体装置的结构的第三变形例的横截面图；
[0041]图6A是图示了根据第二实施方式的半导体装置的结构的实施例的横截面图；
[0042]图6B是图示了根据第二实施方式的半导体装置的结构的另一实施例的横截面图；[0043]图7是图示了根据第二实施方式的半导体装置的结构的实施例的平面图；
[0044]图8A是图示了根据第二实施方式的半导体装置的制造方法的实施例的横截面图；
[0045]图SB是图示了根据第二实施方式的半导体装置的制造方法的实施例的横截面图；
[0046]图SC是图示了根据第二实施方式的半导体装置的制造方法的实施例的横截面图；
[0047]图8D是图示了根据第二实施方式的半导体装置的制造方法的实施例的横截面图；
[0048]图SE是图示了根据第二实施方式的半导体装置的制造方法的实施例的横截面图；
[0049]图9是图示了根据第二实施方式的半导体装置的结构的变形例的横截面图；
[0050]图10是图示了根据第三实施方式的半导体装置的结构的实施例的横截面图；
[0051]图11是图示了根据第三实施方式的半导体装置的结构的变形例的横截面图；
[0052]图12是图示了根据第四实施方式的半导体装置的结构的横截面图；
[0053]图13是图示了根据第四实施方式的半导体装置的结构的平面图；
[0054]图14A是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0055]图14B是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0056]图14C是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0057]图14D是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0058]图14E是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0059]图14F是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0060]图14G是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0061]图14H是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0062]图141是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0063]图14J是图示了根据第四实施方式的半导体装置的制造方法的实施例的横截面图；
[0064]图15是图示了根据第五实施方式的半导体装置的结构的实施例的横截面图；
[0065]图16是图示了根据第五实施方式的半导体装置的结构的实施例的平面图；
[0066]图17A是图示了根据第五实施方式的半导体装置的制造方法的实施例的横截面图；
[0067]图17B是图示了根据第五实施方式的半导体装置的制造方法的实施例的横截面图；
[0068]图17C是图示了根据第五实施方式的半导体装置的制造方法的实施例的横截面图；
[0069]图17D是图示了根据第五实施方式的半导体装置的制造方法的实施例的横截面图；
[0070]图17E是图示了根据第五实施方式的半导体装置的制造方法的实施例的横截面图；
[0071]图17F是图示了根据第五实施方式的半导体装置的制造方法的实施例的横截面图；
[0072]图17G是图示了根据第五实施方式的半导体装置的制造方法的实施例的横截面图；
[0073]图17H是图示了根据第五实施方式的半导体装置的制造方法的实施例的横截面图；
[0074]图18是图示了根据第六实施方式的半导体装置的结构的实施例的横截面图；
[0075]图19是图示了根据第六实施方式的半导体装置的结构的实施例的平面图；
[0076]图20是图示了根据第七实施方式的半导体装置的结构的实施例的横截面图；
[0077]图21A是图示了根据第七实施方式的半导体装置的制造方法的实施例的横截面图；
[0078]图21B是图示了根据第七实施方式的半导体装置的制造方法的实施例的横截面图；
[0079]图21C是图示了根据第七实施方式的半导体装置的制造方法的实施例的横截面图；
[0080]图21D是图示了根据第七实施方式的半导体装置的制造方法的实施例的横截面图；
[0081]图21E是图示了根据第七实施方式的半导体装置的制造方法的实施例的横截面图；
[0082]图21F是图示了根据第七实施方式的半导体装置的制造方法的实施例的横截面图；
[0083]图21G是图示了根据第七实施方式的半导体装置的制造方法的实施例的横截面图；
[0084]图22是图示了根据第八实施方式的半导体装置的结构的实施例的横截面图；
[0085]图23是图示了根据第九实施方式的半导体装置的结构的实施例的横截面图；
[0086]图24是图示了根据第九实施方式的半导体装置的结构的实施例的平面图；
[0087]图25是图示了根据第十实施方式的半导体装置的结构的实施例的横截面图；
[0088]图26是图示了根据第十实施方式的半导体装置的结构的实施例的平面图；
[0089]图27是图示了根据第十一实施方式的半导体装置的结构的实施例的横截面图；
[0090]图28是示意性图示了根据第十二实施方式的半导体装置的结构的实施例的布局简图。
【具体实施方式】
[0091]在下文，参照附图对根据每一个实施方式的半导体装置及其制造方法进行说明。
[0092]【第一实施方式】
[0093]将对根据第一实施方式的半导体装置的结构进行说明。图1A、1B和图2是分别图示了根据本实施方式的半导体装置的结构的实施例的横截面图和平面图。需要注意的是，图1A和IB图示了均沿图2中线A-A’的横截面,并且图1A图示了图1B的主要部分。
[0094]本实施方式的半导体装置100包括第一配线层150、第二配线层170和半导体元件200。第一配线层150具有第一层间绝缘层152和嵌入第一层间绝缘层152的第一配线164。第二配线层170具有形成在所述第一配线层150上方的第二层间绝缘层172以及均嵌入所述第二层间绝缘层172的第二配线188、285和289。半导体元件200至少设置在第二配线层170中。半导体元件200包括半导体层220、栅极绝缘膜221、栅极电极222和第一侧壁膜226。半导体层220设置在第二配线层170中。栅极绝缘膜221设置成与半导体层220接触。栅极电极222通过栅极绝缘膜221设置在与半导体层220相对的侧上。第一侧壁膜(226)设置在半导体层220的侧面上。可以说，半导体元件200是设置在配线层中的配线层内有源元件(部件)(或配线层内功能元件)。
[0095]通过提供这种结构，即使在半导体元件200中，当栅极电极222延伸至岛状半导体层220的末端时，也可以防止栅极电极222与半导体层220在半导体层220的末端的侧面直接接触的现象。这能稳定半导体元件200的运行并提高其可靠性。特别地，当栅极电极222具有跨岛状半导体层220延伸的这种结构(图2)时，优选地提供前述结构。
[0096]此外，在半导体元件200中，栅极电极不是第一配线层150的第一配线164，而是设置了专用栅极电极222。因此，栅极电极的特性不局限于配线材料的特性。作为栅极电极222，可以使用具有期望特性的金属材料。从而，不会限制栅极电极的功函数，并且可以设置阈值电压。
[0097]此外，在半导体元件200中，栅极绝缘膜不是第二配线层170的防扩散膜(例如，防Cu扩散膜)，而是设置了专用栅极绝缘膜221。因此，栅极绝缘膜的特性不局限于防扩散膜的材料的特性。作为栅极电极222，可使用具有期望的膜厚度的期望材料。从而，可以轻易地实现栅极电极电容的提升(即，特性改善)。
[0098]下面对半导体装置100进行进一步说明。
[0099]半导体装置100包括半导体衬底101、设置在半导体衬底101之上的接触层130和设置在接触层130之上的配线层140。半导体衬底101包括作为例子由晶体管或电容元件表示的半导体元件。在图示实施例中，形成了晶体管121。晶体管121包括源极/漏极电极122和123、栅极电极124和栅极绝缘膜125。晶体管121通过隔离层120与其他元件隔离。接触层130包括设置在半导体衬底101之上的层间绝缘层131和嵌入层间绝缘层131的触点142。配线层140包括设置在层间绝缘层131之上的层间绝缘层132和嵌入层间绝缘层132的配线144。晶体管121的源极/漏极电极122和123通过触点142与配线144连接。
[0100]第一配线层150包括设置在配线层140之上的帽盖绝缘层151和设置在帽盖绝缘层151之上的第一层间绝缘层152。帽盖绝缘层151防止配线144的配线材料(例如，Cu)的扩散。第一配线层150还包括过孔162和第一配线164。过孔162的下端延伸通过帽盖绝缘层151并与配线144连接，并且过孔162的上端连接至第一配线164。第一配线164设置在第一层间绝缘层152的顶面侧。
[0101]第二配线层170包括设置在第一配线层150之上的帽盖绝缘层171和设置在帽盖绝缘层171之上的第二层间绝缘层172。帽盖绝缘层171防止第一配线164的配线材料(例如:Cu)的扩散。第二配线层170还包括过孔189和第二配线188。过孔189的下端延伸通过帽盖绝缘层171并与第一配线164连接，并且过孔189的上端连接至第二配线188。第二配线188设置在第二层间绝缘层172的顶面侧。在图示实施例中，图示了双镶嵌结构的过孔189和第二线188。
[0102]第二配线层170还包括设置在帽盖绝缘层171之上的岛状半导体层220、设置在半导体层220之上的栅极绝缘膜221、设置在栅极绝缘膜221之上的栅极电极222和围绕半导体层220设置的侧壁226。半导体层220起沟道的作用。栅极电极222、栅极绝缘膜221和半导体层220构成作为晶体管的半导体元件200。栅极电极222具有跨岛状半导体层220完全延伸的这种结构。因此，在半导体层220的端面，栅极电极222可能与半导体层220的末端的侧面接触。然而，因为半导体层222的侧面设置有侧壁226，可以防止栅极电极222与半导体层220接触的现象。
[0103]第二配线层170还包括过孔290和第二配线289，过孔290和第二配线289与栅极电极222连接。过孔290的下端连接至栅极电极222的端部(远离半导体层220的端部)，过孔290的上端连接至第二配线289。第二配线289设置在第二层间绝缘层172的顶面侧。在图示实施例中，图示了双镶嵌结构的过孔290和第二配线289。第二配线层170还包括用作源极/漏极电极的触点286和第二配线285。触点286的下端连接至半导体层220并且触点286的上端连接至第二线285。第二配线285设置在第二层间绝缘层绝缘层172的顶面侧。在图示实施例中，图示了双镶嵌结构的触点286和第二配线285。
[0104]换而言之，在根据本实施方式的半导体装置100中，半导体元件200将形成在帽盖绝缘层(例如:防Cu扩散层)171之上的半导体层(氧化物半导体)220用作沟道，帽盖绝缘层171设置于第一配线层(例如:Cu配线层)150之上。半导体层220图案化为岛状并且在其端面(侧面)上形成侧壁226。在半导体层220之上，布置已经图案化了的栅极绝缘膜221和栅极电极222。将第一配线层(Cu配线层)150连接至第二配线(或极板电极)285的过孔用作半导体元件200的源极/漏极电极(触点286)。源极/漏极电极(触点286)布置在栅极绝缘膜221和栅极电极222的两侧。栅极电极222具有在半导体层220之上并跨半导体层220延伸的形状。然而，因为半导体层220的侧面由侧壁226保护，防止了栅极电极222与半导体层220接触。
[0105]接着，对根据本实施方式的半导体装置的制造方法进行描述。图3A至3J是分别图示了根据本实施方式的半导体装置的制造方法的实施例的横截面图。其中每一幅图对应于沿图2中线A-A’的横截面。需要注意的是，在图3A至3J中，省略了对半导体衬底101、接触层130和配线层140的图示。
[0106]首先，如图3A至3C所示，执行如下步骤:在具有第一配线164的配线层(150和171)之上形成岛状半导体层220。然后，如图3D所示，执行如下步骤:形成绝缘膜(226)以覆盖半导体层220和配线层(150和170)。之后，如图3E所示，执行如下步骤:回蚀绝缘膜(226)以形成覆盖半导体层220的侧面的侧壁226。之后，如图3F至3G所示，执行如下步骤:在半导体层220之上相继形成第一栅极绝缘膜221和栅极电极222。此时，栅极电极222形成在第一栅极绝缘膜221之上以在半导体层220和侧壁226之上延伸。
[0107]在本实施方式中，如在图3D和3E的步骤所示，侧壁226形成在岛状半导体层220的侧面上。因为侧壁226覆盖半导体层220的暴露的侧面，半导体层220的侧面不受随后的步骤影响。具体而言，侧壁226在物理/化学/电学上将半导体层220与随后形成的栅极电极222相隔离/保护半导体层220免于受随后形成的栅极电极222的影响。这允许侧壁226的前述隔离/保护功能防止诸如栅极电极222与半导体层220接触或起反应之类的现象。结果，可以稳定半导体元件200的运行并提高其可靠性。
[0108]下面对根据本实施方式的半导体装置100的制造方法进行进一步说明。
[0109]首先，如图1所示，形成具有隔离层120的半导体衬底101。然后，在半导体衬底101之上，例如，形成晶体管121作为半导体元件。之后，形成接触层130 (包括层间绝缘层131和触点142)和配线层140 (包括层间绝缘层132和配线(铜(Cu)线)144)。对于上述步骤，可以使用常规的已知方法。
[0110]接着，如图3A所示，在配线层140 (未图示)之上，相继设置用于防止铜(Cu)扩散的帽盖层151和第一层间绝缘层152。帽盖绝缘层151的材料的例子包括氮化硅(SiN)和碳氮化娃(SiCN)。第一层间绝缘层152的材料的例子包括二氧化娃(SiO2X之后,在第一层间绝缘层152，利用单镶嵌方法或双镶嵌方法嵌入过孔162和第一配线164。这样，形成了第一配线层150。过孔162和第一配线164的材料的例子包括铜(Cu)。之后，形成帽盖绝缘层171以覆盖第一层间绝缘层152和第一配线164。帽盖绝缘层171的材料的例子包括氮化硅(SiN)和碳氮化硅(SiCN)。帽盖绝缘层171的膜厚度约为10至50nm。通过与用于形成具有铜(Cu)配线层的典型半导体装置的方法相同的方法执行上述步骤。
[0111]接着，如图3B所示，在帽盖绝缘层171之上，形成用作半导体元件200的沟道的半导体层220，例如通过溅射方法形成。所述沟道的材料的优选实施例包括InGaZnO (IGZO)层、InZnO 层、ZnO 层、ZnAlO 层、ZnCuO 层、NiO 层、SnO 层、SnO2 层、CuO 层、Cu2O 层、Ta2O5层、TiO2层、由两种或两种以上的上述层构成的层状结构、以及由一种或一种以上的上述层与另一材料构成层状结构。每一种上述层均可在不影响配线层特性的相对较低的温度下形成。半导体层220的膜厚度约为10至50nm。之后，如图3C所示，采用典型的光刻法和干法刻蚀图案化半导体层220。从而，形成岛状半导体层220。在半导体层220的周围，暴露帽盖绝缘层171。
[0112]接着，如图3D所示，在半导体层220和帽盖绝缘层171之上，形成用作侧壁226的绝缘膜(下文也称作覆盖绝缘膜226)，例如，通过CVD方法。覆盖绝缘膜226 (用作侧壁226的绝缘膜)的例子包括二氧化硅(SiO2)和氮化硅(SiN)。覆盖绝缘膜226的膜厚度约为20至200nm。覆盖绝缘膜226不仅覆盖帽盖绝缘层171和半导体层220的顶面，还覆盖半导体层220的暴露的侧面。
[0113]接着，如图3E所示，覆盖绝缘膜226经过完整的回蚀处理。结果，从帽盖绝缘层171和半导体层220的顶面移除覆盖绝缘膜226，而在半导体层220的侧面上形成侧壁226。侧壁226覆盖并保护岛状半导体层220的暴露的侧面以便半导体层220不受其他膜或其他处理的影响。
[0114]接着，如图3F所示，在帽盖绝缘层171、侧壁226以及半导体层220的上表面之上，沉积形成栅极绝缘膜221和栅极电极222，例如，通过溅射方法沉积。在这种情况下，栅极绝缘膜221覆盖半导体层220和侧壁226。这里，半导体层220的侧面被侧壁226覆盖并且不会呈现出陡峭的台阶。相应地，栅极绝缘膜221从半导体层220上方不间断地延续至帽盖绝缘层171。从而，半导体层220的末端的侧面不仅受到侧壁266的保护还受到栅极绝缘膜221保护。这更加可靠地防止半导体层220的末端的侧面与栅极电极222之间的接触。
[0115]栅极绝缘膜221的材料的例子包括氧化硅(Si02)、氮化硅(SiNx)以及诸如Hf、Zr、Al或Ta之类的金属的氧化物。可选地，可以使用上述材料的组合。由这种材料制成的栅极绝缘膜221除了含有金属和氧之外还可含有氮、碳等。栅极绝缘膜221的膜厚度优选为约0.5至50nm。这样，半导体元件200设置有专用栅极绝缘膜221。这允许将期望的材料用作具有期望膜厚度的栅极绝缘膜。从而，可以轻易实现栅电容的提升(即:性能改善)等。
[0116]另一方面，栅极电极222的材料的例子包括钛(Ti)、氮化钛(TiN)、铝(Al)、钴(Co )、钥(Mo )、钽(Ta)、氮化钽(TaN)、钨(W)以及氮化钨(WN)。可选地，可以使用任何混合有碳(C)或氧(O)的上述材料、或由任何上述材料与其他金属构成的层状结构等。栅极电极222的厚度优选为约5至lOOnm。这样，半导体元件200设置有专用栅极电极222。这允许将期望的金属材料用于栅极电极。栅极电极222的材料决定了半导体元件(配线层内有源元件(部件))200的有效功能函数。从而，对栅极电极的功函数没有限制以允许设置阈值电压。
[0117]接着，如图3G所示，采用典型的光刻法和干法刻蚀，将栅极电极222和栅极绝缘膜221图案化。通过所述图案化，确定了如图2中平面图所示出的栅极电极形状。S卩，栅极电极222和栅极绝缘膜221图案化为跨半导体层220 (包括侧壁226)(在半导体220之上)延伸(还存在一种形式，其中栅极绝缘膜221跨半导体层220不完全延伸)的这种栅极电极形状。此时，如上所述，半导体层220的末端的侧面不仅受侧壁266保护，还受栅极绝缘膜221保护。这更加可靠地防止半导体层220的末端的侧面与栅极电极222之间的接触。
[0118]接着，如图3H所示，形成第二层间绝缘膜172以覆盖帽盖绝缘层171、侧壁226、半导体层220、栅极绝缘膜221和栅极电极222。第二层间绝缘膜172是介电常数低于二氧化硅的介电常数的低介电常数绝缘层。第二层间绝缘层172的材料的例子包括诸如SiOC(H)膜或SiLK (注册商标)之类的含碳膜。之后，如图31所示，在第二层间绝缘层172，开设用于过孔、触点和配线的孔401至404。再之后，如图3J所示，采用单镶嵌方法或双镶嵌方法嵌入过孔189、触点(源极/漏极电极)286、用于栅极电极的过孔290、以及第二配线188、285和289。从而，形成第二配线层170。过孔189和290、触点286以及第二线188、285和289的材料的例子包括将钽(Ta)/氮化钽(TaN)或钛(Ti)/氮化钛(TiN)用作阻挡膜的铜(Cu)。此时，在形成沟道(半导体220)之后在沟道(半导体层220)之上设置了源极/漏极电极(触点286)。这使沟道和源极/漏极电极之间的接触阻抗得以充分减少。
[0119]通过前述步骤，制造了根据本实施方式的半导体装置100。
[0120]在本实施方式中，作为半导体元件200的栅极电极的材料，不使用与配线相同的材料，而是可使用专用材料。这解决了当使用与配线相同的材料时栅极电极的功函数被固定的问题并且允许为栅极电极选择任何功函数。从而，可设置半导体元件200的阈值电压以允许将配线层内有源元件(部件)设置在常开(normal ly-on )模式和常关(normal ly_of f )模式中的每一个。
[0121]此外，在本实施方式中，作为半导体元件200的栅极绝缘膜，不使用防Cu扩散膜，而是可使用专用绝缘膜。这解决了当使用防Cu扩散膜时栅极绝缘膜过分变厚以另外满足Cu扩散阻挡功能的问题，并允许设置栅极绝缘膜的厚度，与Cu扩散阻挡功能无关。从而，可以进一步降低栅极绝缘膜厚度并有效提升栅极电容。
[0122]同样在本实施方式中，在半导体元件200的末端的侧面上，设置了侧壁226。通过侧壁226的功能，半导体层220和栅极电极222可电气隔离和物理隔离。这解决了在半导体层220的端面和栅极电极222之间发生短路的问题，并允许有效地提高所述装置的生产成品率。
[0123]〈第一变形例〉
[0124]图4是图示了根据本实施方式的半导体装置的结构的第一变形例的横截面图。与图1A所示例子相比，图4所示例子的不同在于在栅极电极222之上设置了硬掩膜224。在下文，将主要对它们之间的不同进行描述。
[0125]在本变形例中，硬掩膜224用于对栅极电极222的处理并阻止抗蚀剂(resist)与栅极电极222之间的直接接触。因为使用抗蚀剂对硬掩膜224进行处理、执行了灰化、并且之后使用硬掩膜224对栅极电极222进行处理，在抗蚀剂的灰化期间栅极电极不会被暴露。因此，可以避免电极改性，例如电极氧化。
[0126]为了获得这种结构，在图3A至3J所示的半导体装置的前述制造方法中，在图3F所示的步骤中，在帽盖绝缘层171、侧壁226和半导体层220的上表面之上，不仅适当地沉积形成栅极绝缘膜221和栅极电极222，还可进一步适当地沉积形成硬掩膜224，例如，通过等离子CVD法。硬掩膜224的材料的例子包括由二氧化硅(Si02)、碳氧化硅(SiOC)、碳(C)、氮化硅(SiN)等制成的绝缘膜以及它们的组合制成的绝缘膜。硬掩膜224的膜厚度优选地，例如，约为30至200nm。
[0127]在本变形例中同样能获得与在图1A、1B和图2所示例子中所获得的效果相同的效
果O
[0128]此外，通过硬掩膜224的作用，可以极好地提供与栅极电极222的接触。
[0129]〈第二变形例〉
[0130]图5A是图示了根据本实施方式的半导体装置的结构的第二变形例的横截面图。与图4所示例子相比，图5A所示例子的不同在于侧壁225设置在由栅极绝缘膜221、栅极电极222和硬掩膜224构成的层状结构的两侧面之上。在下文，主要对它们之间的不同进行描述。
[0131]在本变形例中，当形成触点(源极/漏极电极)286时，侧壁225防止触点(源极/漏极电极)286和栅极电极222之间的接触。即:当形成用于触点286的孔402和403时，即使孔402和403极度地接近栅极电极222，也可防止与栅极电极222接触。从而，可以在合适位置形成触点286。
[0132]为了获得这种结构，在图3A至3J所示的半导体装置的前述制造方法(该方法中增加了根据上述第一变形例的改变)中，在图3G和3H所示的步骤之间，可以适当地增加下述步骤。首先，以与图3D所示的步骤相同的方式，形成(例如:通过CVD方法)用作侧壁225的绝缘膜(下文也称作覆盖绝缘膜225)以覆盖帽盖绝缘层171、侧壁226、半导体层220、栅极绝缘膜221、栅极电极222和硬掩膜224。覆盖绝缘膜225 (用作侧壁225的绝缘膜)的材料的例子包括二氧化硅(SiO2)和氮化硅(SiN)。其膜厚度约为10至200nm。然后，以与图3E所示的步骤相同的方式，覆盖绝缘膜225经过完整的回蚀(etch-back)处理。从而，从帽盖绝缘层171、侧壁226和半导体层220的顶面移除覆盖绝缘膜225，而在硬掩膜224、栅极电极222和栅极绝缘膜221的两个侧面之上形成侧壁225。
[0133]在本变形例中同样可获得与在图4所示例子中所获得的效果相同的效果。
[0134]此外，通过侧壁225的作用，可以防止触点(源极/漏极电极)286与栅极电极222之间的接触并在合适位置形成触点286。
[0135]〈第三变形例〉
[0136]图5B是图示了根据本实施方式的半导体装置的结构的第三变形例的横截面图。与图5A所示例子相比，图5B所示例子的不同在于在栅极电极222之上未设置硬掩膜224。在某种意义上，图5A和图5B之间的关系类似于图1A和图4之间的关系。在图5B所不例子中同样可以达到与图5A所示例子所达到的效果相同的效果(除了硬掩膜224的效果)。
[0137]【第二实施方式】
[0138]将对根据第二实施方式的半导体装置的结构进行描述。图6A是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。图7是图示了根据本实施方式的半导体装置的结构的实施例的平面图。需要注意的是，图6A是沿图7中线A-A’的横截面。本实施方式的半导体装置尤其与第一实施方式的第二变形例(图5A)的半导体装置不同在于每一个触点(源极/漏极电极)286均以自对齐的方式设置。在下文，将主要对它们之间的不同进行描述。
[0139]在本实施方式中，在由硬掩膜224、栅极电极222和栅极绝缘膜221构成的层状结构的两侧面之上，设置有侧壁225。触点(半导体元件200的源极/漏极电极)286以与侧壁225接触的方式设置。栅极电极222具有跨半导体层220和侧壁226延伸的形状。通过侧壁225，确定了触点286的位置，因此可在合适位置形成触点286。
[0140]在根据本实施方式的半导体装置中，就像根据例如图5A和图5B之间的关系，不需要在栅极电极222之上设置硬掩膜224 (或在栅极电极222之上可以设置硬掩膜224)。图6B是图示了根据本实施方式的半导体装置的结构的另一实施例的横截面图。与图6A所示例子相比，图6B所示例子的不同在于在栅极电极222之上未设置硬掩膜224。在某种意义上，图6B和图6A之间的关系与图5B和图5A之间的关系相同。在图6B所不例子中，同样可以达到与图6A中所展现出的效果相同的效果(除了硬掩膜224的效果)。
[0141]可通过以下步骤实现如图6A所示的这种结构。图8A至图8E是图示了根据本实施方式的半导体装 置的制造方法的实施例的横截面图。每一幅图均对应于沿图7中线A-A’的横截面。需要注意的是，在图8A至SE中，省略了对半导体衬底101、接触层130和配线层140的图示。
[0142]首先，在图3A至3E所示的第一实施方式的半导体装置的制造方法的步骤之后，在图3F的步骤中，在帽盖绝缘层171、侧壁226和半导体层220的顶面之上，不仅沉积形成栅极绝缘膜221和栅极电极222，还进一步沉积形成硬掩膜224(例如:通过等离子CVD方法)。硬掩膜224的材料的例子包括由二氧化硅(Si02)、碳氧化硅(SiOC)、碳(C)、氮化硅(SiN)等制成的绝缘膜以及它们的组合制成的绝缘膜。硬掩膜224的膜厚度优选地约为30至200nm。然后，以与图3G所示步骤相同的方式，采用典型的光刻法和干法刻蚀，图案化硬掩膜224、栅极电极222和栅极绝缘膜222。通过所述图案化，确定了如在图7平面图所示的栅极电极形状。即:硬掩膜224、栅极电极222和栅极绝缘膜221图案化为跨半导体层220 (包括侧壁226)(在半导体层220之上)完全延伸的栅极电极形状。
[0143]接着，如图8A所示，例如:采用CVD方法形成用作侧壁225的绝缘膜(下文也称作覆盖绝缘膜225)以覆盖帽盖绝缘层171、侧壁226、半导体层220、栅极绝缘膜221、栅极电极222和硬掩膜224。覆盖绝缘膜225 (用作侧壁225的绝缘膜)的材料的例子包括二氧化硅(SiO2)和氮化硅(SiN)。覆盖绝缘膜225的厚度约为10至200nm。
[0144]接着，如图8B所示，覆盖绝缘膜225经过完整的回蚀处理。从而，将覆盖绝缘膜225从帽盖绝缘层171、侧壁226和半导体层220的顶面移除，而在硬掩膜224、栅极电极222和栅极绝缘膜221的两侧面之上形成侧壁225。
[0145]接着，如图SC所示，形成第二层间绝缘层172以覆盖帽盖绝缘层171、侧壁226、半导体层220、侧壁225、栅极绝缘膜221、栅极电极222和硬掩膜224。第二层间绝缘层172是介电常数低于二氧化硅的介电常数的低介电常数层。第二层间绝缘层172的材料的例子包括诸如SiOC (H)膜或SiLK (注册商标)之类的含碳膜。之后，如图8D所示，在第二层间绝缘层172中，开设用于过孔、触点和配线的孔401至404。在这种情况下，用于触点(源极/漏极电极)286的孔402和403比在第一实施方式的第二变形例(图5A)中更接近侧壁225地设置。此外，侧壁225的材料的蚀刻速率显著地低于第二层间绝缘层172的材料的蚀刻速率。换句话说，孔402和403中的每一个均具有对应于侧壁225的部分，并且因此在蚀刻期间侧壁225和第二层间绝缘层172可以一起被蚀刻。然而，因为侧壁225的蚀刻速率显著较低，只有第二层间绝缘层172被蚀刻，并且孔402和403可相对于栅极电极222以所谓的自对齐方式形成。
[0146]接着，如图8E所示，采用单镶嵌方法或双镶嵌法嵌入过孔189、触点(源极/漏极电极)286、用于栅极电极的过孔290以及第二配线188、285和289。以这种方式，形成了第二配线层170。过孔189、触点186和290以及第二配线188、285和289的例子包括将钽(Ta)/氮化钽(TaN)或钛(Ti)/氮化钛(TiN)用作阻挡膜的铜(Cu)。在这种情况下，因为触点(源极/漏极电极)286相对于栅极电极222以所谓的自对齐方式设置，触点286可形成在合适位置。
[0147]通过前述步骤，制造了根据本实施方式的半导体装置100。
[0148]然而，为了使前述半导体元件200能够被放置，必须仔细地为硬掩膜224和侧壁225选择材料。作为硬掩膜224和侧壁225的材料，优先地选择具有不同于第二层间绝缘层172的选择性的材料。例如，当二氧化硅(SiO2)用作第二层间绝缘层172的材料时，可以考虑将氮化硅(SiNx)等用作硬掩膜224和侧壁225的材料。从而，当开设用于触点286的孔402和403时，在为了开设孔402和403进行的蚀刻期间可以选择性地留下侧壁225并防止暴露栅极电极222。
[0149]在本实施方式中同样可获得与在第一实施方式中所获得的效果相同的效果。
[0150]此外，在本实施方式中，半导体元件200具有顶栅元件结构，而不是底栅元件结构，并且可以以自对齐方式放置。因此，可以精确地控制源极/漏极电极(触点286)与栅极(栅极绝缘膜221和栅极电极222)之间的距离。即:可提高对齐的精确度。当氮化硅(SiNx)等被用于侧壁225和硬掩膜224时，其抗蚀刻性可防止栅极和源极/漏极之间的短路。
[0151]〈变形例〉
[0152]图9是图示了根据本实施方式的半导体装置的结构的变形例的横截面图。与图6A所示的例子相比，图9所示例子的不同在于漏极电极(触点286 (D))形成于远离侧壁225的位置。在下文，将主要对它们之间的不同进行说明。
[0153]在本实施方式中，作为源极/漏极电极的触点286中作为漏极电极的触点286(D)形成于远离侧壁225的位置。该布置由光刻决定。另一方面，作为源极电极的触点286(S)以与图6A所示例子相同的方式形成于与侧壁225接触的位置。
[0154]在根据上述第二实施方式的半导体装置的制造方法中图8D所示的步骤中，可通过调整用于触点(源极/漏极电极)286的孔403的位置实现这种结构。同样可进一步在侧壁225外部更接近触点286 (D)设置侧壁以提供双侧壁，并因此通过自对齐产生图9所示的形状。
[0155]在本变形例中同样可获得与在第二实施方式中所获得的效果相同的效果。
[0156]此外，在本变形例中，通过将漏极电极(触点286 (D))与栅极电极222物理隔离，可提高半导体元件200的漏极击穿电压。另一方面，通过采用自对齐形成源极电极(触点286 (S))，可以利用侧壁225的宽度精确地控制源极电极(触点286 (S))和栅极(栅极绝缘膜221和栅极电极222)之间的距离。这使源极侧寄生电阻最小化。
[0157]【第三实施方式】
[0158]将对根据第三实施方式的半导体装置的结构进行说明。图10是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。本实施方式的半导体装置与第二实施方式的半导体装置的不同在于具有包括背栅210的双栅结构。在下文，将主要对它们之间的不同进行说明。
[0159]在本实施方式中，在第一配线层150的表面区域设置背栅210，类似于第一配线层150中的第一配线(Cu线)164。背栅210的顶面被帽盖绝缘层171覆盖。背栅210通过帽盖绝缘层171和半导体层220设置在与栅极电极222相对的位置。例如，设置背栅210以覆盖半导体层220的从触点286之一(源极电极)延伸通过栅极电极222至另一触点(漏极电极)286的区域。即:半导体层220具有包括栅极电极222和背栅210的双栅结构。
[0160]然而， 也可以将本实施方式所提供的背栅210应用于第一实施方式的、第一实施方式的变形例的、以及第二实施方式的变形例的半导体元件200中的每一个。
[0161]为了获得这种结构，当以第二实施方式的半导体装置的制造方法形成第一配线层150 (在图3A的步骤)时，背栅210 (Cu线)和第一配线(Cu线)164同时形成。这允许在不提供额外步骤的条件下形成背栅210。此外，当形成栅极电极222等时，由于半导体层220形成在背栅210所在区域之上，所以将栅极电极222等相对于背栅210进行对齐并图案化。
[0162]在本实施方式中同样能获得与在第二实施方式中所获得的效果相同的效果。
[0163]此外，在本实施方式中，半导体元件200形成双栅结构以允许以更好的开(ON)/关(OFF)比率执行源极/漏极电极之间的转换。此外，改善了亚阈值特性以允许在较低电压下进行驱动。
[0164]〈变形例〉[0165]图11是图示了根据本实施方式的半导体装置的结构的变形例的横截面图。与图10所示例子相比，图11所示例子的不同在于背栅210布置在半导体层220的限制区域。在下文，将主要对它们之间的不同进行说明。
[0166]在本变形例中，背栅210通过帽盖绝缘层171和半导体层220设置在与触点286之一(源极电极)和栅极电极222的一部分的相对的位置。具体地，设置背栅210以覆盖半导体层220的从一个触点(源极电极)286延伸至栅极电极222的区域。因此，在本实施方式中，背栅210布置在沟道(半导体层220)的限制区域。
[0167]这种结构可通过以下方式实现:例如，当在第三实施方式的半导体装置的制造方法中，在第一配线层150中形成背栅(Cu线)210时，使背栅(Cu线)210移位。可选地，当形成栅极电极222等时以轻微地偏离栅极电极210来对齐栅极电极222等并图案化以实现这种结构。
[0168]在本变形例中同样能获得与在第三实施方式中获得的效果相同的效果。
[0169]此外，在本变形例中，由于背栅210仅位于例如源极(一个触点286)和栅极(栅极电极222)之间，可以导致双栅效果。因此，即使当例如侧壁225增厚时，通过源极和栅极之间的背栅210可显著降低寄生电阻，同时在源极和漏极之间，根据由侧壁225的膜厚度限定的距离可精确地确定漏极击穿电压。即，因此，通过将背栅210的位置更改至期望的位置，可使半导体元件200的元件特性最佳化。
[0170]【第四实施方式】
[0171]将对根据第四实施方式的半导体装置的结构进行说明。图12是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。图13是图示了根据本实施方式的半导体装置的结构的实施例的平面 图。需要注意的是，图12是沿图13中线A-A’的横截面。本实施方式的半导体装置与第一实施方式的半导体装置(图1A)的不同在于栅极绝缘膜221覆盖半导体层220的整个上部表面。在下文，将主要对它们之间的不同进行说明。
[0172]在本实施方式中，栅极绝缘膜221覆盖岛状半导体层220的整个上部表面。即:在平面图中栅极绝缘膜221与半导体层220重叠。此外，侧壁226覆盖半导体层220和栅极绝缘膜221 二者的侧面。需要注意的是，本实施方式还具有如下形式:栅极绝缘膜221的不存在栅极电极222的区域比直接位于栅极电极222下方的栅极绝缘膜221薄或部分缺失。在这种情况下，如之后将所述，在半导体层220上形成栅极绝缘膜221之后执行图案化。从而，半导体层220不再受图案化影响以允许轻易地控制半导体层220的膜质量。此外，可以更加可靠地防止栅极电极222和半导体层220之间的接触。
[0173]可通过以下步骤实现这种结构。图14A至14J是均示出根据本实施方式的半导体装置的制造方法的实施例的横截面图。每一幅图对应于沿图13中线A-A’的横截面。需要注意的是，在图14A至14J中，省略了对半导体衬底101、接触层130和配线层140的图示。
[0174]首先，如图1B所示，形成具有隔离层120的半导体衬底101。然后，在半导体衬底101之上，例如，形成晶体管121作为半导体元件。之后，形成接触层130 (包括层间绝缘层131和触点142)和配线层140 (包括层间绝缘层132和配线(铜(Cu)线)144)。对于上述步骤，可以使用常规的已知方法。
[0175]接着，如图14A所示，在配线层140 (未图示)之上，相继沉积形成帽盖绝缘层151和第一层间绝缘层152，帽盖绝缘层151用于防止铜(Cu)扩散。之后，在第一层间绝缘层152中，采用单镶嵌方法或双镶嵌方法嵌入过孔162和第一配线164。这样，形成了第一配线层150。之后，形成帽盖绝缘层171以覆盖第一层间绝缘层152和第一配线164。通过与用于形成具有铜(Cu)配线层的典型半导体装置的方法相同的方法执行上述步骤。
[0176]接着，如图14B所示，在帽盖绝缘层171之上，形成用作半导体元件200的沟道的半导体层220，例如通过溅射方法形成。进一步地，在半导体层220之上沉积形成栅极绝缘膜221，例如通过溅射方法沉积。之后，如图14C所示，通过典型的光刻法和干法刻蚀图案化栅极绝缘膜221。结果，形成岛状栅极绝缘膜221。然后，如图14D所示，将栅极绝缘膜221用作掩膜，通过干法刻蚀图案化栅极绝缘膜221下方的半导体层220。从而，形成由岛状栅极绝缘膜221和半导体层220构成的层状结构。
[0177]接着，如图14E所示，在栅极绝缘膜221和帽盖绝缘层171之上，形成用作侧壁226的绝缘膜(下文还称作覆盖绝缘膜226)，例如通过CVD方法形成。然后，覆盖绝缘膜226经过完整的回蚀处理。从而，在栅极绝缘膜221和半导体层220的侧面上，形成侧壁226。侧壁226覆盖并保护岛状半导体层220的暴露的侧面以便半导体层220不受其他膜或其他处
理的影响。
[0178]接着，如图14F所示，在帽盖绝缘层171、侧壁226和栅极绝缘膜221的顶面上，沉积形成栅极电极222和硬掩膜224，例如，通过溅射方法沉积。之后，如图14G所示，采用典型的光刻法和干法刻蚀，图案化硬掩膜224。之后，如图14H所示，将硬掩膜224用作掩膜，通过干法刻蚀图案化硬掩膜224下方的栅极电极222。从而，形成了由硬掩膜224和栅极电极222构成的具有如图13平面图中所示栅极电极形状的层状结构。
[0179]接着，如图141所示，形成第二层间绝缘层172以覆盖帽盖绝缘层171、侧壁226、栅极绝缘膜221、栅极电极222和硬掩膜224。之后，如图14J所示，在第二层间绝缘层172中，开设用于过孔、触点和配线的孔。之后，采用单镶嵌方法或双镶嵌方法嵌入过孔189、触点(源极/漏极电极)286、用于栅极电极的过孔290以及第二配线188、285和289。从而，形成第二配线层170。
[0180]通过前述步骤，制造了根据本实施方式的半导体装置100。
[0181]需要注意的是，作为用于形成侧壁226的方法，除了上述的图14E的步骤之外，还可以采用氧化半导体层220的端面以部分地将半导体层220变为绝缘体的技术等。需要注意的是，当图案化栅极电极222时，栅极绝缘膜221也被蚀刻。因此，本实施方式还具有下述形式:栅极绝缘膜221的不存在栅极电极222的区域比直接位于栅极电极222下方的栅极绝缘膜221薄或缺失。
[0182]在本实施方式中同样能够获得与在第一实施方式中所获得的效果相同的效果。
[0183]此外，在本实施方式中，在半导体层220之上形成栅极绝缘膜221之后执行图案化使得半导体层220不再受图案化的影响(不再受直接应用抗蚀剂和抗蚀剂移除操作的影响)。这允许轻易地控制半导体层220的膜质量，尤其是控制半导体层220的组分(例如:氧)
等ο
[0184]【第五实施方式】
[0185]将对根据第五实施方式的半导体装置的结构进行说明。图15是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。图16是图示了根据本实施方式的半导体装置的结构的实施例的平面图。需要注意的是，图15是沿图16中线A-A’的横截面。本实施方式的半导体装置与第四实施方式的半导体装置(图12)的不同在于栅极电极包括两层。在下文，将主要对它们之间的不同进行说明。
[0186]在本实施方式中，栅极电极包括由下部栅极电极222和上部栅极电极223构成的两层。下部栅极电极222仅存在于半导体层220之上。上部栅极电极223形成为不仅存在于半导体层220之上，还跨半导体层220延伸。这两个栅极电极的材料可以彼此相同或不同。需要注意的是，本实施方式还具有如下形式:栅极绝缘膜221的不存在下部栅极电极222的区域比直接位于栅极电极222下方的栅极绝缘膜221薄或缺失。在这种情况下，正如之后将所述，在半导体层220之上形成栅极绝缘膜221和下部栅极电极222之后执行图案化。从而，半导体层220和栅极绝缘膜221不再受图案化影响以允许轻易地控制其膜质量。
[0187]可通过以下步骤实现这种结构。图17A至17H是图示了根据本实施方式的半导体装置的制造方法的实施例的横截面图。每一幅图对应于沿图16中线A-A’的横截面。需要注意的是，在图17A至17H中，省略了对半导体衬底101、接触层130和配线层140的图示。
[0188]首先，如图1B所示，形成具有隔离层120的半导体衬底101。然后，在半导体衬底101之上，例如，形成晶体管121作为半导体元件。之后，形成接触层130 (包括层间绝缘层131和触点142)和配线层140 (包括层间绝缘层132和配线(铜(Cu)线)144)。对于上述步骤，可以使用常规的已知方法。
[0189]接着，如图17A所示，在配线层140 (未图示)之上，相继沉积形成帽盖绝缘层151和第一层间绝缘层152，帽盖绝缘层151用于防止铜(Cu)扩散。之后，在第一层间绝缘层152中，采用单镶嵌方法或双镶嵌方法嵌入过孔162和第一配线164。这样，形成了第一配线层150。之后，形成帽盖绝缘层171以覆盖第一层间绝缘层152和第一配线164。通过与用于形成具有铜(Cu)配线层的典型半导体装置的方法相同的方法执行上述步骤。
[0190]接着，如图17B所示，在帽盖绝缘层171之上，相继沉积形成(例如:通过溅射方法)用作半导体元件200的沟道的半导体层220、栅极绝缘膜221和下部栅极电极222。之后，如图17C所示，通过典型的光刻法和干法刻蚀图案化下部栅极电极222。从而，形成岛状下部栅极电极222。然后，如图17D所示，将下部栅极电极222用作掩膜，通过干法刻蚀图案化均位于下部栅极电极222下方的栅极绝缘膜221和半导体层220。从而，形成由岛状下部栅极电极222、栅极绝缘膜221和半导体层220构成的层状结构。此时，栅极绝缘膜221和半导体层220由下部栅极电极222保护并因此几乎不受光刻法和干法刻蚀的影响。
[0191]接着，如图17E所示，在下部栅极电极222和帽盖绝缘层171之上，形成用作侧壁226的绝缘膜(下文也称作覆盖绝缘膜226)，例如通过CVD方法形成。然后，覆盖绝缘膜226经过完整的回蚀处理。从而，在下部栅极电极222、栅极绝缘膜221和半导体层220的侧面上，形成侧壁226。侧壁226覆盖并保护岛状栅极绝缘膜221和半导体层220的暴露的侧面以使栅极绝缘膜221和半导体层220不受其他膜或其他处理的影响。
[0192]接着，如图17F所示，在帽盖绝缘层171、侧壁226和下部栅极电极222的顶面上，沉积形成上部栅极电极223和硬掩膜224，例如，通过溅射方法沉积。之后，如图17G所示，采用典型的光刻法和干法刻蚀，图案化硬掩膜224。之后，如图17H所示，将硬掩膜224用作掩膜，通过干法刻蚀图案化均位于硬掩膜224下方的上部栅极电极223和下部栅极电极222。从而，形成由硬掩膜224、上部栅极电极223和下部栅极电极222构成的具有如图16平面图中所示的栅极电极形状的层状结构。需注意的是，因为当下部栅极电极222被图案化时，栅极绝缘膜221也被蚀刻，本实施方式还包括如下形式:栅极绝缘膜221的不存在下部栅极电极222的区域比直接位于下部栅极电极222下方的栅极绝缘膜221薄或缺失。
[0193]之后的步骤如在根据第四实施方式的半导体装置的制造方法中的图141至14J的步骤所示。
[0194]通过前述步骤，制造了根据本实施方式的半导体装置100。
[0195]在本实施方式中同样能够获得与在第四实施方式所获得的效果相同的效果。
[0196]此外，在本实施方式中，下部栅极电极222形成于半导体层220和栅极绝缘膜221之上并之后被图案化为沟道形状。其后，上部栅极电极223形成并之后图案化为栅极电极形状。从而，半导体层220和栅极绝缘膜221不再受图案化的影响(不再受直接应用抗蚀剂和抗蚀剂移除操作的影响)。这允许轻易地控制半导体层220和栅极绝缘膜221各自的膜质量(尤其是控制半导体层220的组分(例如:氧)、在栅极绝缘膜的损坏、氧损耗等)。 [0197]【第六实施方式】
[0198]将对根据第六实施方式的半导体装置的结构进行说明。图18是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。图19是图示了根据本实施方式的半导体装置的结构的实施例的平面图。需要注意的是，图18是沿图19中线A-A’的横截面。本实施方式的半导体装置与第四实施方式的半导体装置(图12)的不同在于栅极绝缘膜具有双重结构。在下文，将主要对它们之间的不同进行说明。
[0199]在本实施方式中，在栅极绝缘膜221之上，进一步形成栅极绝缘膜。该栅极绝缘膜是用于侧壁226的覆盖绝缘膜226，所述覆盖绝缘膜226当其位于栅极绝缘膜221之上时没有被回蚀而被留下(下文也称作第二栅极绝缘膜226)。相应地，第二栅极绝缘膜226覆盖由已经图形化了的半导体层220和栅极绝缘膜221构成的层状结构的上部表面和端面。即:在半导体层220的处理过的侧面之上，形成第二栅极绝缘膜226作为侧壁。
[0200]可通过在根据第四实施方式的半导体装置的制造方法中的图14E的步骤中不对覆盖绝缘膜226执行完整的回蚀处理实现这种结构。在这种情况下，考虑由栅极绝缘膜构成的层状结构，对栅极绝缘膜221和覆盖绝缘膜226的材料和厚度进行设置。需要注意的是，本实施方式也包括如下形式:栅极绝缘膜221的不存在栅极电极222的区域比直接位于栅极电极222下方的栅极绝缘膜221薄或缺失。
[0201 ] 在本变形例中同样可获得与第四实施方式所获得的效果相同的效果。
[0202]此外，在本实施方式中，回蚀覆盖绝缘膜226的步骤不再是必需的以允许简化制造过程。另外，由于不执行回蚀覆盖绝缘膜226的步骤，可以降低对栅极绝缘膜等的损坏。根据所述材料，还可以对半导体层220引入应力以允许提高半导体层220中载流子迁移率。
[0203]【第七实施方式】
[0204]将对根据第七实施方式的半导体装置的结构进行说明。图20是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。本实施方式的半导体装置与半导体元件(配线层内有源元件(部件))200形成于铜(Cu)配线层的第一实施方式的半导体装置(图1A)的不同在于半导体元件(配线层内有源元件(部件))200形成于铝(Al)配线层。在下文，将主要对它们之间的不同进行说明。
[0205]在本实施方式中，半导体元件(配线层内有源元件(部件))200形成于形成于铝(Al)配线层。即:第一配线层150包括均由铝(Al)制成的第一配线166和过孔168，并且第二配线层170包括均由铝(Al)制成的第二配线186和过孔189。半导体元件200形成于第二配线层，但其元件结构与在图1A所示的例子中相同。
[0206]下面，将对根据本实施方式的半导体装置的制造方法进行说明。图21A至21G是图示了根据本实施方式的半导体装置的制造方法的实施例的横截面图。需要注意的是，在图21A至21G中，省略了对半导体衬底101、接触层130和配线层140的图示。
[0207]首先，如图1B所示，形成具有隔离层120的半导体衬底101。然后，在半导体衬底101之上，例如，形成晶体管121作为半导体元件。之后，形成接触层130 (包括层间绝缘层131和触点142)和配线层140 (包括层间绝缘层132和配线(铝(Al)线)144)。对于上述步骤，可以使用常规的已知方法。
[0208]接着，如图21A所示，在形成铝(Al)制第一配线166之后，沉积形成第一层间绝缘层152。之后,在第一层间绝缘层152中,米用镶嵌方法嵌入过孔168。这样,形成了第一配线层150。通过与用于形成具有铝(Al)配线层的典型半导体装置的方法相同的方法执行上述步骤。
[0209]接着，如图21B所示，在第一层间绝缘层152之上，形成铝(Al)制第二配线186。之后，如图21C所示，在第二线186和第一层间绝缘层152之上，形成用作半导体元件200的沟道的半导体层220，例如，通过溅射方法形成。然后，采用典型的光刻法和干法刻蚀图案化半导体层220。从而，形成岛状半导体层220。 [0210]接着，如图21D所示，在半导体层220、第二配线186和第一层间绝缘层152之上，形成用作侧壁226的绝缘膜(下文也称作覆盖绝缘膜226)，例如，通过CVD方法形成。然后，覆盖绝缘膜226经过完整的回蚀处理。从而，在半导体层220的侧面上，形成侧壁226。侧壁226覆盖并保护岛状半导体层220的暴露的侧面以便半导体层220不受其他膜或其他处
理的影响。
[0211]接着，如图21E所示，在侧壁226、半导体层220、第二配线186和第一层间绝缘层152的顶面之上，沉积形成栅极绝缘膜221和栅极电极222，例如通过溅射方法沉积。然后，采用光刻法和干法刻蚀，图案化栅极电极222和栅极绝缘膜221。这样，栅极电极222和栅极绝缘膜221图形化为跨半导体层220 (包括侧壁226)完全延伸(在半导体层220之上延伸)的栅极电极形状。此时，半导体层220的末端的侧面不仅受到侧壁226的保护，还受到栅极绝缘膜221保护。这更可靠地防止半导体层220的末端的侧面与栅极电极222之间的接触。
[0212]接着，如图21F所示，形成第二层间绝缘层172以覆盖侧壁226、半导体层220、栅极电极222、第二配线186和第一层间绝缘层152。之后，如图21G所示，在第二层间绝缘层172中，开设用于过孔和触点的孔。然后，采用镶嵌方法嵌入过孔189、触点(源极/漏极电极)286和用于栅极电极的过孔290。从而，形成第二配线层170。
[0213]通过前述步骤，制造了根据本实施方式的半导体装置100。
[0214]在本实施方式中同样地，不考虑配线层的类型，可获得与在第一实施方式所获得效果相同的效果。即:不考虑半导体装置的产生，半导体元件(配线层内有源元件(部件))200可并入配线层中。
[0215]【第八实施方式】
[0216]将对根据第八实施方式的半导体装置的结构进行描述。图22是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。本实施方式的半导体装置与第七实施方式的半导体装置(图20)的不同在于具有包括背栅211的双栅结构。在下文，将主要对它们之间的不同进行描述。
[0217]在本实施方式中，半导体元件200还包括与半导体层220的下部接触的背栅绝缘膜212以及与背栅绝缘膜212的下部接触的背栅211。在平面图中，背栅绝缘膜212和背栅211具有与半导体层220相同的形状。侧壁226覆盖半导体层220、背栅绝缘膜212和背栅211的侧面。第一配线层150包括用于背栅211的第一配线(210)和将第一配线(210)连接至背栅211的过孔268。
[0218]可通过以下步骤实现这种结构。首先，在根据第七实施方式的半导体装置的制造方法中图21A所示的步骤中，除了第一配线166之外还形成第一配线(210)。之后，沉积形成第一层间绝缘层152。然后，在第一层间绝缘层152中，采用镶嵌方法，除了过孔168外还嵌入过孔268。之后，在图21B所示步骤之后，在图21C所示步骤中，在第二配线186、过孔268和第一层间绝缘层152之上，形成(例如:通过溅射方法)背栅211而不是半导体层220，形成(例如:通过CVD方法)背栅绝缘膜212，以及形成(例如:通过溅射方法)半导体层220。然后，采用典型的光刻法和干法刻蚀，将由背栅211、背栅绝缘膜212和半导体层220构成的层状膜图案化为岛状。之后的步骤与图21D至21G的步骤相同。
[0219]在本实施方式中同样可获得与在第七实施方式所获得的效果相同的效果。
[0220]此外，根据本实施方式，还可以在铝(Al)配线层形成双栅结构。这允许将具有双栅结构的半导体元件(配线层内有源元件(部件))并入配线层而不考虑半导体装置的产生。
[0221]【第九实施方式】
[0222]将对根据第九实施方式的半导体装置的结构进行说明。图23是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。图24是图示了根据本实施方式的半导体装置的结构的实施例的平面图。需要注意的是，图23是沿图24中线A-A’的横截面。本实施方式的半导体装置与第一实施方式的半导体装置(图1A)的不同在于具有带有电荷保持(存储)功能的双栅结构。在下文，将主要对它们之间的不同进行说明。
[0223]在本实施方式中，除了设置在半导体层220上方的栅极绝缘膜221和栅极电极222，半导体元件200还包括设置在半导体层220下方的绝缘膜212、帽盖绝缘层171和背栅210。
[0224]背栅210设置在第一配线层150的表面区域，类似于在第一配线层150的第一配线(Cu线)164。背栅210的顶面被帽盖绝缘层171覆盖。背栅210通过帽盖绝缘层171和半导体层220设置在与栅极电极222相对的位置。例如，设置背栅210以覆盖从半导体层220的一个触点(源极电极)286延伸通过栅极电极222至另一个触点(漏极电极)286的区域。即:半导体层200具有双栅结构(含有栅极电极222和背栅210)。
[0225]在帽盖绝缘层171中，保持通过施加至背栅210的电压从半导体层220提取的电荷或由此释放到半导体层220中。因此，帽盖绝缘层171具有电荷保持层的功能。即:半导体元件200具有存储功能。需要注意的是，帽盖绝缘层171的材料的例子包括氮化硅(NiNx)和碳氮化硅(SiCN)，并且帽盖绝缘层171的膜厚度约为10至50nm。绝缘膜212 (隧道绝缘膜)提供帽盖绝缘层171与半导体层220之间的隔离以阻止电荷的不恰当移动。绝缘膜212的材料的例子包括二氧化硅(Si02)、氧化铝(A1203)、另外的金属氧化物以及它们的组合。绝缘膜212的厚度约为3至20nm。
[0226]需要注意的是，位于绝缘膜212下方的帽盖绝缘层171起电荷保持层的作用。然而，也可使用这样的结构:在帽盖绝缘层171和绝缘膜212之间插入新的电荷保持膜。在这种情况下，插入的电荷保持膜的材料的例子包括:由氮化硅(SiNx)、碳氮化硅(SiCN)、氧化铝(Al2O3)和二氧化硅(SiO2)(对每一种物质添加有极少量杂质)制成的膜、另外的陷阱绝缘膜、多晶硅浮栅、嵌入二氧化硅膜的硅纳米晶体以及金属氧化物半导体。插入的电荷保持膜的厚度约为2至30nm。
[0227]通过具有上述结构，根据本实施方式的半导体元件200可以，例如，作为存储器运行。
[0228]下面是作为存储器的半导体元件200的运行。
[0229]数据写入可这样实现:例如，向背栅210和栅极电极222施加预定电压(例如:+3V或0V)以从半导体层220提取电荷(例如:电子)并将该电荷注入作为电荷保持层的帽盖绝缘层171。数据擦除可这样实现:例如，向背栅210和栅极电极222施加预定电压(例如:_3V或+3V)以从作为电荷保持层的帽盖绝缘层171射出电荷(例如:电子)并将该电荷注入至半导体层220中。数据读取可以这样执行:检测包括半导体层220、栅极绝缘膜221和栅极电极222的晶体管(下文也称作上部晶体管)的阈值电压的变化，因为所述阈值电压根据保持在帽盖绝缘层171的电荷的量而变化。更具体地，在给定固定读取电压(在读取期间施加至栅极的电压)时，阈值电压的变化被检测为晶体管电流值的变化。因此，也可将背栅210视为控制电荷进/出的控制门(或者控制电极)。也可将栅极电极222视为执行数据读取的读取门(或读取栅极电极)。
[0230]此外，根据本实施方式的半导体元件200可以，例如，作为具有可控阈值电压的晶体管运行。
[0231]下面是作为具有可控阈值电压的晶体管的半导体元件200的运行。
[0232]例如，通过向背栅210和栅极电极222施加预定电压以从半导体层220提取电荷并将该电荷注入到作为电荷保持层的帽盖绝缘层171，可以改变上述的上部晶体管的阈值电压。例如，当上部晶体管是η型时，随着在帽盖绝缘层171中保持的作为电荷的电子的量增加，阈值电压增加。另一方面，当上部晶体管是P型时，随着在帽盖绝缘层171中保持的作为电荷的空穴的量增加，阈值电压增加。此时，通过由帽盖绝缘层171对载流子的这种保持，可永久性改变阈值电压。
[0233]此外，通过控制施加至背栅210的电压与上述上部晶体管的运行时序对应，还可动态地改变上部晶体管的阈值电压。
[0234]这种结构可以通过对第一实施方式的半导体装置的制造方法增加如下修改产生。首先，当在图3Α所示的步骤中形成第一配线层150时，在形成第一配线(Cu线)164的同时形成背栅(Cu线)210。此外，在图3Β所示的步骤中，在形成半导体层220之前，在帽盖绝缘层171之上形成绝缘膜212，例如，通过CVD方法形成。然后，当在图3G所示的步骤中形成栅极电极222等时，由于半导体层220形成于背栅210所存在的区域之上，栅极电极222等相对于背栅210进行对齐并图案化。
[0235]在本实施方式中同样可获得与在第一实施方式中所获得的效果相同的效果。
[0236]此外，在本实施方式中，可以在不增加新步骤的条件下形成用于电荷保持层的膜以及通过仅增加一个沉积步骤在电荷保持膜和沟道之间插入隧道绝缘膜。这允许背栅210、帽盖绝缘层171、绝缘膜212以及半导体层220形成与NMOS(金属-氮化物-氧化物-半导体)结构相等同的结构。从而，可以低成本地形成具有存储结构的半导体元件200。此外，帽盖绝缘层171的电荷保持功使非易失性阈值调整操作(包括存储功能)能被执行。即:可形成具有晶体管的功能的半导体元件200，所述晶体管具有可变阈值。此外，绝缘膜212使得非易失性阈值调整操作(包括存储功能)即使在较高温度也能被稳定地执行。此外，因为隧道绝缘膜(绝缘膜212)形成于沟道(半导体层220)设置背栅210的那侧，可以在不改变配线层内有源元件(部件)(半导体元件)的栅极电容的条件下实现非易失性阈值调整操作特征。
[0237]【第十实施方式】
[0238]将对根据第十实施方式的半导体装置的结构进行说明。图25是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。图26是图示了根据本实施方式的半导体装置的结构的实施例的平面图。需要注意的是，图25是沿图26中线A-A’的横截面。本实施方式的半导体装置与第八实施方式的半导体装置(图22)的不同在于具有电荷保持层。在下文，将主要对它们之间的不同进行说明。
[0239]在本实施方式中，半导体元件200还包括在位于半导体层220下方的背栅绝缘膜212和与过孔268的上部连接的背栅211之间的具有电荷保持功能的绝缘膜213。在平面图中，半导体层220、与半导体层220的下侧接触的背栅绝缘膜212、与背栅绝缘膜212的下侧接触的绝缘膜、以及与绝缘膜213的下侧接触的背栅211具有相同的形状(岛状)。侧壁226覆盖半导体层220、背栅绝缘膜212、绝缘膜213以及背栅211的侧面。在这种情况下，也可将背栅210视为控制电荷进/出的控制门(或者控制电极)。也可将栅极电极222视为执行数据读取的读取门(或读取栅极电极)。
[0240]可通过以下步骤实现这种结构。在根据第八实施方式的半导体装置的制造方法中，在第二配线186、过孔268和第一层间绝缘层152之上，形成(例如:通过溅射方法)背栅211，形成(例如:通过CVD方法)绝缘膜213和背栅绝缘膜212，以及形成(例如:通过溅射方法)半导体层220。然后，采用典型的光刻法和干法刻蚀，将由背栅211、绝缘膜213、背栅绝缘膜212和半导体层220构成的层状膜图案化为岛状。之后的步骤与图21D至21G的步骤相同。
[0241]在本实施方式中同样能够获得与第八实施方式所获得的效果相同的效果。
[0242]此外，根据本实施方式，即使在铝(Al)配线层，也可形成与在第九实施方式中的相同的半导体元件200。即:由于增加了具有电荷保持功能的膜，本实施方式也可实现第九实施方式的效果。从而，具有非易失性阈值调整操作(包括存储功能)能力的配线层内的有源元件(部件)可并入根据相同设计的半导体装置而不依赖半导体装置的产生。
[0243]【第^^一实施方式】`
[0244]将对根据第十一实施方式的半导体装置的结构进行说明。图27是图示了根据本实施方式的半导体装置的结构的实施例的横截面图。本实施方式的半导体装置与第十实施方式的半导体装置(图25)的不同在于栅极电极222、栅极绝缘膜221、半导体层220、背栅绝缘膜212、绝缘膜213和背栅211的位置垂直颠倒。在下文，将主要对它们之间的不同进行说明。[0245]第十实施方式和本实施方式各自的半导体元件200是具有非易失性阈值调整操作(包括存储功能)能力的配线层内有源元件(部件)。然而，在第十实施方式的半导体元件200中，在作为顶栅的栅极电极222的下方的栅极绝缘膜221是薄的并且与半导体层220接触以具有大的栅极电容，同时在作为底栅的背栅211之上的绝缘膜213具有电荷保持功能并通过背栅绝缘膜212与半导体层220接触。另一方面，在本实施方式的半导体元件200中，栅极电极222和栅极绝缘膜221用作与半导体层220接触的底栅，同时栅极电极211和绝缘膜213用作通过栅极绝缘膜212与半导体层220接触的顶栅。即:在本实施方式中，颠倒了在第十实施方式中顶栅和底栅的功能。在这种情况下，也可将顶侧栅极电极211视为控制电荷进/出的控制门(或者控制电极)。另一方面，也可将背侧栅极电极222视为执行数据读取的读取门(或读取栅极电极)。
[0246]可通过颠倒在第十实施方式的制造方法中形成栅叠层的各个膜的层叠顺序实现这种结构。这样，形成了根据本实施方式的半导体装置(包括具有非易失性阈值调整操作(包括存储功能)能力的配线层内有源元件(部件)的半导体装置)，其中，顶栅和底栅的功能相对于其在第十实施方式的半导体装置中的功能颠倒。
[0247]在本实施方式中可获得与在第十实施方式所获得的效果相同的效果。
[0248]此外，在本实施方式中，减少了具有电荷保持层的功能的绝缘膜213的面积以允许更稳定的执行电荷注入、保持和释放的操作。
[0249]【第十二实施方式】
[0250]将对根据第十二实施方式的半导体装置的结构进行说明。图28是示意性地示出根据本实施方式的半导体装置的结构的实施例的布局简图。该图示出在配线层之上的半导体元件的布局。相应地，在本图中，省略了设置于配线层下方的半导体衬底101的表面区域的布局。
[0251]本实施方式的半导体装置是半导体芯片10。在示出的实施例中，在半导体芯片10中，在任意位置布置第一实施方式至第十一实施方式中的任意一个的半导体元件200。半导体芯片10包括非易失性存储区域11、动态阈值调整区域12、正常逻辑区域13、双栅逻辑操作区域14、用于可重构逻辑电路的切换区域15、高击穿电压区域16和存取晶体管/DRAM/ReRAM 区域 17。
[0252]在非易失性存储区域11，例如，第九实施方式至第十一实施方式中的任意一个的半导体元件200可用作非易失性存储器。在动态阈值调整区域12，第九实施方式至第十一实施方式中的任意一个的半导体元件200可用作经受动态阈值电压调整的晶体管。在正常逻辑区域13，第九实施方式至第十一实施方式中的半导体元件200中，阈值电压设置在较低水平的半导体元件200可用作用于低阈值电压区域(LVt) 21的晶体管，阈值电压设置在中间水平的半导体元件200可用作用于中间阈值电压区域(MVt) 22的晶体管，以及阈值电压设置在较高水平的半导体元件200可用作用于高阈值电压区域(HVt) 23的晶体管。在双栅逻辑操作区域14，第三实施方式和第八至第十一实施方式中的任意一个的半导体元件可用作双栅晶体管。在用于可重构逻辑电路的切换区域15，第一实施方式至第十一实施方式中的任意一个的半导体元件200可用作用于利用在半导体衬底101的表面区域的半导体元件切换逻辑电路的开关。在高击穿电压区域16，第二实施方式和第九至第十一实施方式中的任意一个的半导体元件200，可用作用于高击穿电压的晶体管。在存取晶体管/DRAM/ReRAM区域17,第一实施方式至第^ 实施方式中的任意一个的半导体元件200可用作用于DRAM (动态随机存取存储器)或ReRAM (电阻式随机存取存储器)的存取晶体管。
[0253]本实施方式的半导体装置的制造方法正如前文在每一个实施方式中所说明的。
[0254]在本实施方式中，可以达到本文使用的各个实施方式的半导体装置的效果。
[0255]此外，在本实施方式中，特别地通过第九实施方式至第十一实施方式中的每一个的半导体元件200，可以实现非易失性阈值调整功能。这允许在相同的配线层以一种类型的元件实现前述半导体芯片10的半导体元件200。还可以形成不具有电荷保持膜的区域。
[0256]前述实施方式和变形例中的一些或全部还可以描述成下述注解，但不局限于下述。
[0257](注解1)
[0258]一种半导体装置，包括:第一配线层，其具有第一层间绝缘层和嵌入所述第一层间绝缘层的第一配线；第二配线层，其具有形成在所述第一配线层之上的第二层间绝缘层和嵌入所述第二层间绝缘层的第二配线；以及至少设置在所述第二配线层的半导体元件，其中，所述半导体元件包括:设置在所述第二配线层的半导体层、设置与所述半导体层接触的第一栅极绝缘膜、通过所述第一栅极绝缘膜设置在与所述半导体层相对的侧的第一栅极电极、以及设置在所述半导体层的侧面上的第一侧壁膜。
[0259](注解2)
[0260]在根据注解I所述的半导体装置中，所述第一栅极电极从半导体层之上延伸超过第一侧壁膜。
[0261](注解3)
[0262]在根据注解I所述的半导体装置中，所述半导体层的材料是氧化物半导体。
[0263](注解4)
[0264]在根据注解I所述的半导体装置中，所述半导体元件还包括设置在第一栅极电极之上的硬掩膜。
[0265](注解5)
[0266]在根据注解I所述的半导体装置中，所述半导体元件还包括:设置在所述第一栅极电极的侧面上的第二侧壁膜。
[0267](注解6)
[0268]在根据注解5所述的半导体装置中，所述第二侧壁膜的材料的蚀刻速率与所述第二层间绝缘层的材料的蚀刻速率不同。
[0269](注解7)
[0270]在根据注解6所述的半导体装置中，所述第二层间绝缘层的材料包括氧化硅，并且所述第二侧壁膜的材料包括氮化硅。
[0271](注解8)
[0272]在根据注解I所述的半导体装置中，所述半导体元件包括作为源极电极和栅极电极的第一过孔，并且作为漏极电极的第一过孔被布置在离栅极电极预定距离。
[0273](注解9)
[0274]在根据注解I所述的半导体装置中，所述半导体元件还包括:设置在与所述第一栅极绝缘膜关于所述半导体层相对的侧上与所述半导体层接触的第二栅极绝缘膜；以及设置在与所述第一栅极电极关于所述半导体层相对的侧上与所述第二栅极绝缘膜接触的第二栅极电极。
[0275](注解10)
[0276]在根据注解9所述的半导体装置中，所述第二栅极电极是第一配线或连接至所述第一配线的金属。
[0277](注解11)
[0278]在根据注解10所述的半导体装置中，在平面图中，形成所述第二栅极电极的区域是所述半导体层所在区域的一部分。
[0279](注解12)
[0280]在根据注解I所述的半导体装置中，所述第一栅极绝缘膜设置在所述半导体层的整个上部表面上。
[0281](注解13)
[0282]在根据注解12所述的半导体装置中，所述第一侧壁膜被设置成进一步覆盖所述第一栅极绝缘膜的侧面。
[0283](注解14)
[0284]在根据注解13所述的半导体装置中，所述第一侧壁膜被设置成进一步覆盖所述第一栅极绝缘膜的上部表面。
[0285](注解15)
[0286]在根据注解I所述的半导体装置中，所述第一栅极电极包括具有不少于两层的金属膜。
[0287](注解16)
[0288]在根据注解15所述的半导体装置中，位于所述第一栅极电极下方层中的金属膜仅设置在位于所述半导体层上的所述第一栅极绝缘膜的一部分之上；并且，位于所述第一栅极电极上方层中的金属膜设置在所述第一栅极绝缘膜之上以具有跨所述半导体层延伸的这种形状。
[0289](注解17)
[0290]在根据注解15所述的半导体装置中，位于所述第一栅极电极下方层中的金属膜包含氮化钛。
[0291](注解18)
[0292]在根据注解17所述的半导体装置中，位于所述第一栅极电极上方层中的金属膜包含铝(Al)。
[0293](注解19)
[0294]在根据注解9所述的半导体装置中，所述半导体元件还包括:设置成与所述第一栅极绝缘膜和所述第二栅极绝缘膜中的任意一个接触的第一绝缘膜，并且，与所述第一绝缘膜接触的第一栅极绝缘膜或第二栅极绝缘膜，或所述第一绝缘膜，具有电荷保持功能。
[0295](注解20)
[0296]在根据注解19所述的半导体装置中，靠近具有电荷保持功能的所述绝缘膜的栅极电极为控制电极。
[0297](注解21)[0298]在根据注解20所述的半导体装置中，所述控制电极嵌在所述第一配线层中。
[0299](注解22)
[0300]在根据注解21所述的半导体装置中，所述第一配线为Cu线。
[0301](注解23)
[0302]在根据注解20所述的半导体装置中，所述控制电极通过所述第一配线层中的过孔与所述第一配线连接。
[0303](注解24)
[0304]在根据注解23所述的半导体装置中，所述第一配线为Al线。
[0305](注解25)
[0306]在根据注解19所述的半导体装置中，具有电荷保持功能的所述绝缘膜含有硅和氮。
[0307](注解26)
[0308]在根据注解19所述的半导体装置中，靠近具有电荷保持功能的所述绝缘膜的栅极电极为读取栅极电极。
[0309](注解27)
[0310]在根据注解19所述的半导体装置中，具有电荷保持功能的所述绝缘膜在不存在半导体元件的区域用作配线扩散阻挡膜。
[0311](注解28)
[0312]在根据注解19所述的半导体装置中，所述半导体元件具有随注入到具有电荷保持功能的绝缘膜的电荷的数量进行调整的阈值电压。
[0313](注解29)
[0314]一种半导体装置的制造方法，包括如下步骤:
[0315]在具有第一配线的配线层上形成岛状半导体层；形成绝缘膜以覆盖所述半导体层和与此有关的所述配线层；回蚀所述绝缘膜以形成覆盖所述半导体层的侧面的第一侧壁膜；以及在所述半导体层之上相继形成栅极绝缘膜和栅极电极，其中，所述栅极电极形成在所述栅极绝缘膜之上以在所述半导体层和所述第一侧壁膜之上延伸。
[0316]尽管已经基于由发明人完成的本发明的实施方式对本发明进行了详细说明，但本发明不限于此。很明显，在不脱离本发明要旨的范围内，可以在本发明中进行各种不同的变化和修改。此外，在各个实施方式及其变形例中所描述的技术同样适用于其他实施方式和变形例，除非存在技术矛盾。
【权利要求】
1.一种半导体装置，包括: 第一配线层，具有第一层间绝缘层和嵌入所述第一层间绝缘层的第一配线； 第二配线层，具有形成在所述第一配线层之上的第二层间绝缘层和嵌入所述第二层间绝缘层的第二配线；以及 至少设置在所述第二配线层中的半导体元件， 其中，所述半导体元件包括: 设置在所述第二配线层中的半导体层， 设置成与所述半导体层接触的第一栅极绝缘膜， 通过所述第一栅极绝缘膜设置在与所述半导体层相对的侧上的第一栅极电极，以及 设置在所述半导体层的侧面上的第一侧壁膜。
2.根据权利要求1所述的半导体装置，其中，所述第一栅极电极在所述半导体层之上并横跨所述半导体层延伸。
3.根据权利要求1所述的半导体装置，其中，所述半导体层的材料包括氧化物半导体。
4.根据权利要求1所述的半导体装置，其中，所述半导体元件还包括: 设置在所述第一栅极电 极的侧面上的第二侧壁膜。
5.根据权利要求1所述的半导体装置，其中，所述第二侧壁膜的材料的蚀刻速率与所述第二层间绝缘层的材料的蚀刻速率不同。
6.根据权利要求1所述的半导体装置， 其中，所述半导体元件包括作为源极电极和栅极电极的第一过孔，并且， 其中，作为所述漏极电极的第一过孔被布置成距离栅极电极预定距离。
7.根据权利要求1所述的半导体装置，其中，所述半导体元件还包括: 设置在与所述第一栅极绝缘膜关于所述半导体层相对的侧上与所述半导体层接触的第二栅极绝缘膜；以及 设置在与所述第一栅极电极关于所述半导体层相对的侧上与所述第二栅极绝缘膜接触的第二栅极电极。
8.根据权利要求7所述的半导体装置，其中，所述第二栅极电极为所述第一配线或与所述第一配线连接的金属。
9.根据权利要求8所述的半导体装置，其中，在平面视图中，形成所述第二栅极电极的区域是所述半导体层所在区域的一部分。
10.根据权利要求1所述的半导体装置，其中，所述第一栅极绝缘膜设置在所述半导体层的整个上部表面之上。
11.根据权利要求10所述的半导体装置，其中，所述第一侧壁膜设置成进一步覆盖所述第一栅极绝缘膜的侧面。
12.根据权利要求11所述的半导体装置，其中，所述第一侧壁膜设置成进一步覆盖所述第一栅极绝缘膜的上部表面。
13.根据权利要求1所述的半导体装置，其中，所述第一栅极电极包括具有不少于两层的金属膜。
14.根据权利要求13所述的半导体装置， 其中，位于所述第一栅极电极下方层中的金属膜仅设置在位于所述半导体层之上的所述第一栅极绝缘膜一部分之上，并且， 其中，位于所述第一栅极电极上方层中的金属膜设置在所述第一栅极绝缘膜之上以具有跨所述半导体层延伸的形状。
15.根据权利要求7所述的半导体装置，其中，所述半导体元件还包括: 设置成与所述第一栅极绝缘膜和所述第二栅极绝缘膜中的任意一个接触的第一绝缘膜，并且， 其中，与所述第一绝缘膜接触的所述第一栅极绝缘膜或第二栅极绝缘膜、或所述第一绝缘膜，具有电荷保持功能。
16.根据权利要求15所述的半导体装置，其中，靠近具有电荷保持功能的所述绝缘膜的栅极电极为控制电极。
17.根据权利要求16所述的半导体装置，其中，所述控制电极嵌入在所述第一配线层中。
18.根据权利要求16所述的半导体装置，其中，所述控制电极通过所述第一配线层中的过孔连接至所述第一配线。
19.根据权利要求15所述的半导体装置，其中，所述半导体元件具有随注入到具有电荷保持功能的所述绝缘膜的电荷的数量进行调整的阈值电压。
20.一种半导体装置的制造方法，包括如下步骤， 在具有第一配线的配线层之上形成岛状半导体层； 形成绝缘膜以覆盖所述半导体层和与之相关的所述配线层； 回蚀所述绝缘膜以形成覆盖所述半导体层的侧面的第一侧壁膜；以及 在所述半导体层之上相继形成栅极绝缘膜和栅极电极， 其中，所述栅极电极形成在所述栅极绝缘膜之上以在所述半导体层和所述第一侧壁膜之上延伸。
【文档编号】H01L27/12GK103681691SQ201310400070
【公开日】2014年3月26日 申请日期:2013年9月5日 优先权日:2012年9月5日
【发明者】砂村润, 金子贵昭, 林喜宏 申请人:瑞萨电子株式会社