半导体装置及其制造方法
【专利摘要】本发明提供了一种半导体装置和一种制造该半导体装置的方法。所述半导体装置具有竖直沟道并包括：第一隧道绝缘层，邻近于阻挡绝缘层；第三隧道绝缘层，邻近于沟道柱；第二隧道绝缘层，位于第一隧道绝缘层和第三隧道绝缘层之间。第三隧道绝缘层的能带间隙小于第一隧道绝缘层的能带间隙并大于第二隧道绝缘层的能带间隙。
【专利说明】半导体装置及其制造方法
[0001]本专利申请要求于2012年9月11日提交的第10-2012-0100517号韩国专利申请的优先权，该专利申请的全部内容通过引用包含于此。
【技术领域】
[0002]本发明构思涉及半导体装置和制造该半导体装置的方法。
【背景技术】
[0003]对提供优良性能和/或可以以低成本制造的高集成的半导体装置的需求愈发增力口。然而，存储装置的集成度影响其制造成本。半导体存储装置由多个单位存储单元组成，因此，半导体存储装置的集成密度可以对应于每单位区域的单元的数量。即，在传统的二维存储装置的例子中，装置可以集成到的程度依赖于在其中可以制造单位存储单元的平面区域的尺寸和可以设置在相邻的单元之间的间隔。并且，由于通过图案构成存储单元，因此在二维存储装置的情况下可以得到的集成密度依赖于可以形成的图案的精细度。因此，尽管对较高密度的装置有需求，但是二维半导体存储装置可以集成的程度受到限制。此外，需要高成本装备或设备来形成精细图案对半导体存储装置的制造者强加了实际的限制。
【发明内容】
[0004]根据本发明构思的一个方面，提供了一种半导体装置，所述半导体装置包括:栅极结构，设置在基板上并且每个栅极结构包括竖直堆叠的水平电极；各个半导体柱，贯穿至少一个栅极结构的堆叠的水平电极并电连接到基板；电荷存储层，设置在半导体柱和水平电极之间；相反类型的隧道绝缘的第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层，设置在电荷存储层和半导体柱之间；以及阻挡绝缘层。水平电极均沿着第一方向纵向延伸，并且栅极结构沿着与第一方向交叉的第二方向彼此面对。阻挡绝缘层设置在电荷存储层和水平电极之间。第一隧道绝缘层是最接近电荷存储层的隧道绝缘层，第三隧道绝缘层是最接近半导体柱的隧道绝缘层，第二隧道绝缘层设置在第一隧道绝缘层和第三隧道绝缘层之间。另外，第三隧道绝缘层的能带间隙大于第二隧道绝缘层的能带间隙。
[0005]根据另一方面，提供了一种半导体装置，所述半导体装置包括:栅极结构，设置在基板上，每个栅极结构包括竖直堆叠的水平电极；各个半导体柱，贯穿至少一个栅极结构的水平电极并电连接到基板；电荷存储层，设置在半导体柱和水平电极之间；相反类型的隧道绝缘的第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层，设置在电荷存储层和半导体柱之间；以及阻挡绝缘层，设置在电荷存储层和水平电极之间。水平电极沿着第一方向纵向延伸，栅极结构沿着与第一方向交叉的第二方向彼此面对。第一隧道绝缘层是最接近电荷存储层的隧道绝缘层，第三隧道绝缘层是最接近半导体柱的隧道绝缘层，第二隧道绝缘层设置在第一隧道绝缘层和第三隧道绝缘层之间。此外，第一隧道绝缘层包括氧化硅层、氧化铪层和氧化铝层中的至少一种，第二隧道绝缘层和第三隧道绝缘层均是从由氮氧化硅、氮氧化铪和氮氧化铝组成的组中选择的至少一种材料。此外，第二隧道绝缘层的氮浓度大于第三隧道绝缘层的氮浓度。
[0006]根据本发明构思的另一方面，提供了一种半导体装置，该半导体装置包括:半导体图案；栅电极，邻近于半导体图案；电荷存储层，设置在半导体图案和栅电极之间；第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层，设置在电荷存储层和半导体图案之间；以及阻挡绝缘层，设置在电荷存储层和栅电极之间，其中，第一隧道绝缘层是最接近电荷存储层的隧道绝缘层，第三隧道绝缘层是最接近半导体图案的隧道绝缘层，第二隧道绝缘层设置在第一隧道绝缘层和第三隧道绝缘层之间，并且第三隧道绝缘层的能带间隙小于第一隧道绝缘层的能带间隙并大于第二隧道绝缘层的能带间隙。
[0007]根据本发明构思的另一方面，提供了一种制造半导体装置的方法，所述方法包括:在基板上交替地形成第一材料层和第二材料层；形成穿过第二材料层和第一材料层并暴露基板的孔；在限定孔的侧面的内侧壁表面上形成第一隧道绝缘层，在第一隧道绝缘层上形成第二隧道绝缘层，在第二隧道绝缘层上形成第三隧道绝缘层，在第三隧道绝缘层上直接顺序地形成半导体层，从而与第三隧道绝缘层接触，其中，以这样的方式形成隧道绝缘层，即，第二隧道绝缘层位于第一隧道绝缘层和第三隧道绝缘层之间，并且使得第三隧道绝缘层的能带间隙小于第一隧道绝缘层的能带间隙并大于第二隧道绝缘层的能带间隙。
[0008]根据本发明构思的另一方面，提供了一种制造半导体装置的方法，所述方法包括:在电荷存储层上形成第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层；以及形成半导体层，其中，形成隧道绝缘层的步骤包括:一个位于另一个上地顺序地形成第一初始隧道绝缘层、第二初始隧道绝缘层和第三初始隧道绝缘层，并且使得第二初始隧道绝缘层的能带间隙小于第一初始隧道绝缘层的能带间隙并大于第三初始隧道绝缘层的能带间隙；以及对初始隧道绝缘层执行氧化处理。
【专利附图】
【附图说明】
[0009]本发明构思根据附图和伴随的详细描述将变得更清楚。
[0010]图1A、图1B、图1C是解释根据本发明构思的示例的隧道绝缘层的能带图；
[0011]图2是示出根据本发明构思的半导体装置的示例的示意性框图；
[0012]图3是示出图2的存储单元阵列的示例的示意性框图；
[0013]图4是根据本发明构思的半导体装置的存储块的示例的平面图；
[0014]图5是根据本发明构思的半导体装置的示例的存储块的透视图；
[0015]图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和14A是示出根据本发明构思的制造半导体装置的方法的实施例的沿着与图4的线1-1’的方向相对应的方向截取的剖视图；
[0016]图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、和图14B分别是图6A、图7A、图8A、图9A、图10、图12A、图13A和14A的部分A的放大图；
[0017]图15A、图16A、图17A、图18A和图19A是示出根据本发明构思的制造半导体装置的方法的另一实施例的沿着与图4的线1-1’的方向相对应的方向截取的剖视图；
[0018]图15B、图16B、图17B、图18B和图19B分别是图15A、图16A、图17A、图18A和图19A的部分A的放大图；
[0019]图20A、图21A、图22A、图23A和图24A是示出根据本发明构思的制造半导体装置的方法的另一实施例的沿着与图4的线1-1’的方向相对应的方向截取的剖视图；
[0020]图20B、图21B、图22B、图23B和图24B分别是图20A、图21A、图22A、图23A和图24A的部分A的放大图；
[0021]图25A和图25B是示出隧道绝缘层的变型示例的图24A中的部分A的放大图；
[0022]图26是根据本发明构思的半导体装置的另一示例的存储块的透视图；
[0023]图27A和图28A是示出根据本发明构思的制造半导体装置的方法的另一实施例的首丨J视图;
[0024]图27B和图28B分别是图27A和图28A的部分A的放大图；
[0025]图29是根据本发明构思的半导体装置的另一示例的存储块的透视图；
[0026]图30A、31A、32A、33A、和34A是示出根据本发明构思的制造半导体装置的方法的另一实施例的沿着与图4的线1-1’的方向相对应的方向截取的剖视图；
[0027]图30B、图31B、图32B、图33B和图34B分别是图30A、图31A、图32A、图33A和图34A的部分A的放大图；
[0028]图35是根据本发明构思的半导体装置的另一示例的存储块的平面图；
[0029]图36是示出竖直NAND闪速存储装置中的隧道绝缘件的保留特性和持久特性的图。
[0030]图37是根据本发明构思的包括半导体装置的电子系统的示例的框图；
[0031]图38是根据本发明构思的包括半导体装置的存储卡的示例的框图；以及
[0032]图39是根据本发明构思的包括半导体装置的信息处理系统的框图。
【具体实施方式】
[0033]在下文中将参照附图更完全地描述本发明构思的各个实施例和实施例的示例。在附图中，为清晰起见，会夸大以截面方式示出的元件、层和区域(例如，注入区域)的尺寸、相对尺寸和形状。具体地，半导体装置的剖视图和在半导体装置的制造过程期间制造的中间结构是示意性的。另外，在整个附图中，使用同样的标号来表示同样的元件。
[0034]此外，如这里使用的，术语“和/或”包括一个或多个相关列出项的任意和所有实际的组合。
[0035]还将理解的是，当元件或层被称作“在”另一元件或层“上”或者“连接到”另一元件或层时，该元件或层可以直接在所述另一元件或层上，或者直接连接到所述另一元件或层，或者可以存在中间元件或层。相反，当元件或层被称作“直接在”另一元件或层“上”或者“直接连接到”另一元件或层时，则不存在中间元件或层。另外，当上下文清楚时，可以以相对的意义使用“在…上”。因此，相对于第一层沿附图中示出的方向并排形成的第二层可被认为形成或设置在第一层上。
[0036]还将理解的是，尽管这里使用术语第一、第二、第三等来描述各个元件、区域、层等，但是这些元件、区域和/或层不受这些术语限制。这些术语仅用来将一个元件、层或区域与其他元件、层或区域区分开。
[0037]在上下文中采用在这里使用的出于描述本发明构思的特定示例或实施例的目的其他术语。例如，当本说明书中使用术语“包括”和/或“包含”时说明存在陈述的特征或工艺，但是并不排除存在额外的特征或工艺。此外，除非详细说明，否则可以以任意顺序形成多层元件的层。另外，术语“延伸”即使没有详细说明，但是通常意味着元件的纵向方向，所述纵向方向在给出的平面上的纵向尺寸大于其在同一平面上的宽度。类似地，虽然上下文将明确，但是“连接”通常指的是电子连接。
[0038]现在将参照图1A、图1B和图1C的能带图来描述根据本发明构思的相反(颠倒/反转)类型的隧道绝缘(reverse type tunnel insulation)。在这个方面,相反类型的隧道绝缘件指的是在将用作沟道区域的半导体层之前形成的隧道绝缘层。
[0039]参照图1A，初始隧道绝缘层5形成在电荷存储层3上。电荷存储层3可以是电荷捕获层(charge trap layer)或包括纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化娃层。可选择地，电荷存储层3可以是由多晶硅形成的浮置栅极(floating gate)。初始隧道绝缘层5的能带间隙大于电荷存储层3的能带间隙。
[0040]初始隧道绝缘层5可以包括顺序地堆叠在电荷存储层3上的第一初始隧道绝缘层5a、第二初始隧道绝缘层5b和第三初始隧道绝缘层5c。初始隧道绝缘层5的能带间隙可以随着与电荷存储层3的距离增加而逐渐减小。换言之，在这种情况下，第二初始隧道绝缘层5b的能带间隙小于第一初始隧道绝缘层5a的能带间隙，并且大于第三初始隧道绝缘层5c的能带间隙。
[0041]第一初始隧道绝缘层5a可以包括氧化硅层和高k介电层(例如，氧化铪层或氧化铝层)中的至少一种。第二初始隧道绝缘层5b和第三初始隧道绝缘层5c可以包括氮氧化硅层和包含氮的高k介电层(例如，氮氧化铪层或氮氧化铝层)中的至少一种。第三初始隧道绝缘层5c的氮浓度可以大于第二初始隧道绝缘层5b的氮浓度。在实施例中，第一初始隧道绝缘层5a、第二初始隧道绝缘层5b和第三初始隧道绝缘层5c分别是顺序地堆叠的氧化硅层、氮浓度低的氮氧化硅层和氮浓度高的氮氧化硅层。在另一实施例中，第一初始隧道绝缘层5a、第二初始隧道绝缘层5b和第三初始隧道绝缘层5c分别是顺序地堆叠的氮浓度低的氮氧化硅层、氮浓度处于中间的氮氧化硅层和氮浓度高的氮氧化硅层。
[0042]设计初始隧道绝缘层5的能带间隙。设计初始隧道绝缘层5的能带间隙可以包括热处理初始隧道绝缘层5。例如，可以在氧化气氛下执行对初始隧道绝缘层5的热处理。可以在例如N2O气氛或NO气氛下执行对初始隧道绝缘层5的热处理。对初始隧道绝缘层5的热处理可以是例如自由基氧化工艺或等离子体氧化工艺。热处理的温度可以在大约750摄氏度至大约950摄氏度的范围内。因此，供应到第三初始隧道绝缘层5c中的氧的量可以大于供应到第二初始隧道绝缘层5b中的氧的量。
[0043]对初始隧道绝缘层5的能带间隙的设计形成了如图1B中示出的隧道绝缘层6，在图1B中，隧道绝缘层6的能带间隙逐渐减小，然后随着与电荷存储层3的距离增加而增大。隧道绝缘层6可以包括顺序地堆叠在电荷存储层3上的第一隧道绝缘层6a、第二隧道绝缘层6b和第三隧道绝缘层6c。在这种情况下，第三隧道绝缘层6c的能带间隙大于第二隧道绝缘层6b的能带间隙。第三隧道绝缘层6c的能带间隙小于第一隧道绝缘层6a的能带间隙。
[0044]第一隧道绝缘层6a可以包括氧化硅层和高k介电层(例如，氧化铪层或氧化铝层)中的至少一种。第二隧道绝缘层6b和第三隧道绝缘层6c可以包括氧化硅层和高k介电层(例如，氧化铪层或氧化铝层)中的至少一种，并且可以包含氮。例如，第二隧道绝缘层6b和第三隧道绝缘层6c可以包括氮氧化硅层、氮氧化铪层和氮氧化铝层中的至少一种。第三隧道绝缘层6c的氮浓度可以小于第二隧道绝缘层6b的氮浓度。在实施例中，第一隧道绝缘层6a、第二隧道绝缘层6b和第三隧道绝缘层6c分别是顺序地堆叠的氧化硅层、氮浓度高的氮氧化硅层和氮浓度低的氮氧化硅层。在另一实施例中，第一隧道绝缘层6a、第二隧道绝缘层6b和第三隧道绝缘层6c分别是顺序地堆叠的氮浓度低的氮氧化硅层、氮浓度高的氮氧化硅层和氮浓度处于中间的氮氧化硅层。
[0045]其后，如图1C中所示的，用作沟道区域的半导体层(例如，硅层)Si可以形成在隧道绝缘层6上。
[0046]如上面所描述的，根据发明构思的一个方面，形成能带间隙逐渐减小的初始隧道绝缘层，然后改变(“设计”)初始隧道绝缘层的能带间隙以形成隧道绝缘层6。另外，这个工艺是包括形成用作沟道区域的半导体层Si的相反类型的隧道绝缘层形成工艺的一部分。根据本发明构思的这样的相反类型的隧道绝缘层使隧道绝缘层6的保留特性和持久特性增强。此外，因为半导体层Si和隧道绝缘层6之间的界面富含氮原子，所以半导体层Si和隧道绝缘层6之间的悬空键最少化。结果，也可以根据本发明构思改善隧道绝缘层和半导体层Si之间的界面特性。
[0047]图2示出了根据本发明构思的半导体装置的示例。
[0048]参照图2，这个示例的半导体装置包括存储单元阵列10、地址解码器20、读/写电路30、数据输入/输出(I/O)电路40和控制逻辑电路50。
[0049]存储单元阵列10通过多条字线WL连接到地址解码器20，并通过多条位线BL连接到读/写电路30。存储单元阵列10包括多个存储单元。例如，存储单元阵列10可以被构造为在一个存储单元中存储一个或多个比特。
[0050]地址解码器20通过字线WL连接到存储单元阵列10。地址解码器20可以被构造为响应于控制逻辑电路50的控制信号而操作。地址解码器20可以接收来自外部系统的地址信号ADDR。地址解码器20可以对接收的地址信号ADDR的行地址信号进行解码，然后可以从多条字线WL中选择与已解码的行地址信号相对应的字线。此外，地址解码器20可以对接收的地址信号ADDR的列地址信号进行解码，然后可以将解码的列地址信号传输到读/写电路30。例如，地址解码器20可以包括诸如行解码器、列解码器和/或地址缓冲器的公知元件。
[0051 ] 读/写电路30通过位线BL连接到存储单元阵列10，并通过数据线DL连接到数据I/O电路40。读/取电路30可以响应于控制逻辑电路50的控制信号而操作。读/写电路30可以被构造为接收来自地址解码器20的已解码的列地址信号。读/写电路30可以通过已解码的列地址信号选择位线BL中的一条位线BL。例如，读/写电路30可以接收来自I/O电路40的数据，然后可以将接收到的数据写入到存储单元阵列10中。读/写电路30可以从存储单元阵列10中读取数据，然后可以将读取的数据传输到数据I/O电路40。读/写电路30可以从存储单元阵列10的第一存储区域中读取数据，并且可以将读取的数据写入到存储单元阵列10的第二存储区域中。例如，读/写电路30可以被构造为执行来回复制的操作。
[0052]在本实施例的一个示例中，读/写电路30包括页面缓冲器(或页面寄存器)和列选择电路。在另一示例中，读/写电路30包括感测放大器、写入驱动器和列选择电路。
[0053]数据I/O电路40通过数据线DL连接到读/写电路30。数据I/O电路40可以响应于控制逻辑电路50的控制信号而操作。数据I/O电路40可以被构造为与外部系统交换数据DATA。数据I/O电路40可以被构造为通过数据线DL将从外部系统输入的数据DATA传输到读/写电路30。此外，数据I/O电路40可以被构造为通过数据线DL将从读/写电路30传输的数据DATA输出到外部系统。例如,数据I/O电路40可以包括数据缓冲器。
[0054]控制逻辑电路50连接到地址解码器20、读/写电路30和数据I/O电路40。控制逻辑电路50可以被构造为控制半导体装置的操作。控制逻辑电路50可以响应于从外部系统传输的控制信号CTRL而操作。
[0055]图3示出了图2中示出的装置的存储单元阵列10的示例。
[0056]参照图3，本示例的存储单元阵列10包括多个存储块BLKl至BLKn。存储块BLKl至BLKn中的每个可以具有三维(3D)结构(或竖直结构)。例如，存储块BLKl至BLKn中的每个可以包括沿彼此交叉的第一方向、第二方向和/或第三方向延伸的结构。例如，存储块BLKl至BLKn中的每个可以包括沿第三方向延伸的多条单元串。
[0057]图4示出了根据本发明构思的半导体装置的存储块的示例。
[0058]参照图4，在本示例中，选择线SL沿第一方向延伸。位线BL可以沿与第一方向交叉的第二方向延伸。半导体柱PL分别设置在选择线SL与位线BL交叉的区域处。选择线SL可以是后面描述的栅电极。
[0059]图5示出了根据本发明构思的半导体装置的存储块的示例。
[0060]参照图5，设置了基板110。基板110可以具有第一导电类型(例如，P型)。缓冲介电层122可以设置在基板110上。缓冲介电层122可以包括氧化硅层。绝缘图案125和水平电极可以设置在缓冲介电层122上。水平电极可以与水平电极之间的绝缘图案125彼此垂直地分隔开。
[0061]水平电极可以包括顺序地堆叠在基板110上的第一水平电极Gl至第六水平电极G6。绝缘图案125可以包括氧化硅。缓冲介电层122可以比每个绝缘图案125薄。水平电极Gl至G6可以包括掺杂的硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任意组合。绝缘图案125和水平电极Gl至G6可以交替地堆叠在基板110上。绝缘图案125和水平电极Gl至G6构成栅极结构G。
[0062]栅极结构G可以沿着第一方向水平地纵向延伸。多个栅电极G可以设置在基板110上。栅极结构G可以沿着与第一方向交叉的第二水平方向彼此相对(S卩，可以沿着与第一方向交叉的第二水平方向排列)。第六水平电极G6可以是闪速存储装置的上选择栅极。第一水平电极Gl可以是闪速存储装置的下选择栅极。上选择栅极和下选择栅极可以分别是串选择栅极和接地选择栅极。图5中示出了六个水平电极Gl至G6。然而，本发明构思不限于此。七个或更多个水平电极可以顺序地堆叠在基板110上。
[0063]沿着第一方向延伸的隔离区域121设置在栅极结构G之间。可以使用隔离绝缘层(在图中未示出，但是在图14A、图19A和图24A中由参考标号143表示)填充隔离区域121。如图5中示出的，多个隔离区域121和栅极结构G沿着第二方向交替地布置。共源极线CSL可以设置在每个隔离区域121下面的基板110中。共源极线CSL可以彼此分隔开，并且可以在基板110中沿着第一方向延伸。共源极线CSL可以具有与第一导电类型不同的第二导电类型(例如，N型)。作为图5中示出的示例的替换方案，共源线CSL可以是设置在基板110和第一水平电极Gl之间的线图案。线图案可以沿着第一方向延伸。[0064]半导体柱PL贯穿水平电极Gl至G6。半导体柱GL具有从基板110向上(S卩，沿着第三方向)延伸的长轴。半导体柱PL可以结合到沿第一方向的上选择栅极。半导体柱PL的第一端可以连接到基板110，半导体柱PL的第二端可以连接到沿第二方向延伸的位线BL。
[0065]半导体柱PL包括半导体材料。每个半导体柱PL可以具有填充的圆柱形状或中空的圆柱形状(例如，通心粉形状或中空的管形状)。具有通心粉形状的半导体柱PL的内侧可以填充有填充绝缘层127。填充绝缘层127可以是氧化硅层。填充绝缘层127可以与半导体柱PL的内侧壁直接接触。半导体柱PL与基板110可以彼此邻接而在半导体柱PL与基板110之间没有界面。换言之，半导体柱PL与基板110可以构成单个结构。在这种情况下，半导体柱PL可以由单晶半导体形成。可选择地，基板110和半导体柱PL可以具有不连续的界面。在这种情况下，半导体柱PL可以是多晶态半导体柱或非晶态半导体柱。导电图案128可以分别设置在半导体柱PL的第二端上。半导体柱PL的分别与导电图案128接触的端部可以是漏极区域D。
[0066]数据存储元件S设置在第一水平电极Gl至第六水平电极G6中的每个水平电极与每个半导体柱PL之间。在图5的示例中，数据存储元件5的一部分在水平电极Gl至G6与绝缘图案125之间延伸，数据存储元件S的另一部分在水平电极Gl至G6与半导体柱PL之间延伸。然而，本发明构思不限于此。数据存储元件S可以具有后面描述的其他形式。
[0067]多个单元串设置在位线BL和共源极线CSL之间。每个单元串可以包括:上选择晶体管，连接到位线BL ;下选择晶体管，连接到共源极线CSL ;和多个存储单元，设置在上选择晶体管和下选择晶体管之间。第一水平电极Gl可以是下选择晶体管的下选择栅电极，第二水平电极G2至第五水平电极G5可以是多个存储单元的单元栅电极。第六水平电极G6可以是上选择晶体管的上选择栅电极。多个存储单元设置在一个半导体柱PL处。
[0068]在下文中将描述根据本发明构思的制造半导体装置的方法。
[0069]参照图6A和图6B,设置基板110。基板110可以具有第一半导体型(例如，P型)。缓冲介电层122可以形成在基板110上。缓冲氧化物层122可以包括例如氧化硅层。可以通过例如热氧化工艺形成缓冲氧化物层122。第一材料层123和第二材料层124可以交替地堆叠在缓冲介电层122上。第二材料层124可以是绝缘层(例如，氧化硅层)。第一材料层123可以包括相对于缓冲介电层122和第二材料层124具有蚀刻选择性的材料。第一材料层123可以是包括氮化硅、氮氧化硅或多晶硅的牺牲层。第一材料层123和第二材料层124可以通过例如化学气相沉积(CVD)方法形成。
[0070]参照图7A和图7B，形成单元孔126 (例如，通孔)以贯穿第二材料层124、第一材料层123和缓冲介电层122。单元孔126暴露基板110。单元孔126可以分别设置在参照图4描述的半导体柱PL的位置处。
[0071]参照图8A和图8B，可以在限定单元孔126的侧面的表面上形成保护层131。保护层131可以是氧化硅层。电荷存储层133可以形成在保护层131上。电荷存储层133可以是电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化硅层。保护层131和电荷存储层133可以通过原子层沉积(ALD)方法形成。
[0072]隧道绝缘层136可以形成在电荷存储层133上。隧道绝缘层136包括第一隧道绝缘层136a、第二隧道绝缘层136b和第三隧道绝缘层136c。隧道绝缘层136通过参照图1A和图1B描述的相反类型的隧道绝缘层形成工艺形成。因此，在这个实施例中，隧道绝缘层136具有与参照图1B描述的隧道绝缘层6的任意结构和与参照图1B描述的隧道绝缘层6的能带间隙相同的能带间隙。
[0073]参照图9A、图9B、图1OA和图10B，将第一半导体层137形成在隧道绝缘层136上。可以各向异性蚀刻第一半导体层137以暴露基板110。因此，第一半导体层137可以形成为留在隧道绝缘层136的侧壁上的间隔件半导体层。第二半导体层138可以形成在第一半导体层137上。第一半导体层137和第二半导体层138可以通过ALD方法形成。第一半导体层137和第二半导体层138可以处于非晶态。例如，第一半导体层137和第二半导体层138可以是非晶硅层。可以执行热处理工艺以将第一半导体层137和第二半导体层138的非晶态转变成多晶态或单晶态。例如，可以通过热处理工艺将第一半导体层137和第二半导体层138的非晶硅层转变成多晶硅层或单晶硅层。
[0074]第二半导体层138可以不完全填充单元孔126，绝缘材料可以形成在第二半导体层138上以完全填充单元孔126。可以使第二半导体层138和绝缘材料平面化以暴露第二材料层的顶表面。因此，半导体柱PL可以分别形成为具有其内侧填充有填充绝缘层127的圆柱形状。半导体柱PL可以具有第一导电类型。作为图1OA和图10中示出并描述的步骤的替代方案，第二半导体层138可以填充单元孔126。在这种情况下，可以省略填充绝缘层127。
[0075]参照图1lA和图11B，可以使半导体柱PL的上部凹进成比最上方的第二材料层的顶表面低。在这种情况下，导电图案128分别形成在凹进的半导体柱PL上的单元孔126中。导电图案128可以包括掺杂的多晶硅和/或金属。第二导电类型的掺杂剂离子可以注入到导电图案128和半导体柱PL的上部中，以形成漏区D。第二导电类型可以是例如N型。
[0076]将第二材料层124、第一材料层123和缓冲介电层122顺序地图案化，以形成彼此分隔开的隔离区域121。隔离区域121可以沿着第一方向延伸，并且可以暴露基板110。图案化的第二材料层124变成图5中示出的绝缘图案125。隔离区域121形成在半导体柱PL之间。
[0077]参照图12A和图12B，选择性地去除被隔离区域121暴露的第一材料层123，以形成凹进区域150。凹进区域150对应于去除第一材料层123的区域。由半导体柱PL和绝缘图案125限定凹进区域150。如果第一材料层123由氮化硅层或氮氧化硅层形成，则可以利用包括磷酸的蚀刻溶液执行第一材料层123的去除工艺。保护层131的侧壁的一部分被凹进区域150暴露。保护层131可以防止电荷存储层133被用于去除第一材料层123的蚀刻溶液损坏。可以选择性地去除被凹进区域150暴露的保护层131。如果保护层131由氧化硅层形成，则可以通过例如包括氢氟酸的蚀刻溶液去除保护层131。因此，凹进区域150可以暴露电荷存储层133的一部分。
[0078]参照图13A和图13B，通过隔离区域121在凹进区域150中形成导电层141。导电层141可以由掺杂的多晶硅层、金属层(例如，钨)和金属氮化物层中的至少一种形成。导电层141可以通过ALD方法形成。
[0079]在形成导电层141之前，可以在凹进区域150中形成阻挡绝缘层132。阻挡绝缘层132可以是由多个薄层组成的多层。例如，阻挡绝缘层132可以包括以两者中的任一顺序形成(堆叠)的氧化铝层和氧化硅层。阻挡绝缘层132可以通过ALD方法形成。
[0080]参照图14A和图14B，去除凹进区域150外侧(例如，隔离区域121中)的导电层141，以分别在凹进区域150中形成水平电极Gl至G6。如果导电层141由掺杂的多晶硅层形成，则在形成水平电极Gl至G6之后可以将金属硅化物层额外地形成在水平电极Gl至G6中的每个水平电极的多晶硅层上。例如，可以使水平电极Gl至G6的邻近于隔离区域121的部分多晶硅层横向凹进。金属层可以分别形成在水平电极Gl至G6的凹进的多晶硅层上，然后可以对金属层执行热处理以在水平电极Gl至G6的凹进的多晶硅层上形成金属硅化物层。然后，可以去除未反应的金属层。用于金属氮化物层的金属层可以包括钨、钛、钴或镍。
[0081]在水平电极Gl至G6的形成期间去除隔离区域121中的导电层141，使得暴露隔离区域121下面的基板110。可以将第二导电类型的掺杂剂离子大剂量地提供到基板110中，从而形成共源极线CSL。可以形成隔离绝缘层143以填充每个隔离区域121。隔离绝缘层143可以沿着第一方向延伸。沿着第二方向布置的半导体柱PL可以共同连接到一条位线BL。
[0082]参照图4、图5、图14A和图14B，通过上面描述的制造方法形成的半导体装置包括:半导体柱PL，贯穿水平电极Gl至G6并连接到基板110 ;电荷存储层133，位于半导体柱PL和水平电极Gl至G6之间；隧道绝缘层136，位于电荷存储层133和半导体柱PL之间；阻挡绝缘层132，位于电荷存储层133和水平电极Gl至G6之间。电荷存储层S包括阻挡绝缘层132、电荷存储层133和隧道绝缘层136。
[0083]阻挡绝缘层132可以包括高k介电层(例如，氧化铝层和/或氧化铪层)。阻挡绝缘层132可以是由多个薄层组成的多层。在实施例中，阻挡绝缘层132包括氧化铝层和/或氧化铪层。在阻挡绝缘层132包括氧化铝层和氧化铪层的情况下，氧化铝层和氧化铪层可以以两者中的任一顺序(即，任何一个可以堆叠在另一个上)形成。在其他实施例中，阻挡绝缘层132包括以两者中的任一顺序形成的至少一个高k介电层(例如，氧化铝层和/或氧化铪层)和氧化硅层。阻挡绝缘层132可以在绝缘图案125和水平电极Gl至G6之间延伸。
[0084]电荷存储层133可以是电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化硅层。电荷存储层133可以在绝缘图案125和半导体柱PL之间延伸。
[0085]如上面提及的，在这个实施例中，隧道绝缘层136具有与参照图1B和图1C描述的任意隧道绝缘层6的结构类似的结构并且能带间隙与参照图1B和图1C描述的任意隧道绝缘层6的能带间隙相同。即，隧道绝缘层136包括:第一隧道绝缘层136a，对应于第一隧道绝缘层6a ;第二隧道绝缘层136b，对应于第二隧道绝缘层6b ;第三隧道绝缘层136c，对应于第三隧道绝缘层6c。因此，隧道绝缘层136的能带间隙降低，然后随着与电荷存储层133的距离增加而增大。因此，对于隧道绝缘层136a、136b、136c的材料、特征等的不同示例可以参考图1A至图1C的描述。
[0086]如上所述，保护层131可以设置在电荷存储层133和绝缘图案125之间。保护层131可以包括氧化硅层。
[0087]在下文中将描述根据本发明构思的制造半导体装置的方法的另一实施例。
[0088]参照图15A和图15B，通过参照图6A、图6B、图7A和图7B描述的方法来形成贯穿第二材料层124、第一材料层123和缓冲介电层122的单元孔126。单元孔126暴露基板110。
[0089]保护层131形成在限定单元孔126的表面上。保护层131可以包括氧化硅层。阻挡绝缘层132形成在保护层131上。阻挡绝缘层132可以是由多个薄层组成的多层。例如，阻挡绝缘层132可以包括氧化铝层和氧化硅层。阻挡绝缘层132可以通过ALD工艺形成。
[0090]电荷存储层133可以形成在阻挡绝缘层132上。电荷存储层133可以是电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化硅层。
[0091]隧道绝缘层136形成在电荷存储层133上。隧道绝缘层136包括第一隧道绝缘层136a、第二隧道绝缘层136b和第三隧道绝缘层136c。如参照图1A和图1B所描述的，隧道绝缘层136通过根据本发明构思的相反类型的隧道绝缘层形成工艺形成。因此，隧道绝缘层136具有与参照图1B描述的隧道绝缘层6的结构相同的结构并且能带间隙与参照图1B描述的隧道绝缘层6的能带间隙相同。
[0092]参照图16A和图16B，在隧道绝缘层136上形成第一半导体层137。可以各向异性地蚀刻第一半导体层137以暴露基板110。因此，第一半导体层137可以形成为留在隧道绝缘层136的侧壁上间隔件半导体层。第二半导体层138可以形成在第一半导体层137上。第一半导体层137和第二半导体层138可以通过ALD方法形成。例如，第一半导体层137和第二半导体层138可以是非晶硅层。可以执行热处理工艺以将第一半导体层137和第二半导体层138转变成多晶硅层或单晶硅层。
[0093]第二半导体层138可以不完全填充单元孔126，绝缘材料可以形成在第二半导体层138上以完全填充单元孔126。可以使第二半导体层138和绝缘材料平面化，以暴露最上方的第二材料层。因此，半导体柱PL可以分别形成为具有其内侧填充有填充绝缘层127的圆柱形状。半导体柱PL可以具有第一导电类型。在参照图16A和图16B中示出并描述的步骤的替代方案中，第二半导体层138可以填充单元孔126。在这种情况下，省略填充绝缘层 127。
[0094]参照图17A和图17B，可以使半导体柱PL的上部分凹进成比最上方的第二材料层的顶表面低。导电图案128分别形成在凹进的半导体柱PL上的单元孔126中。导电图案128可以包括掺杂的多晶硅和/或金属。第二导电类型的掺杂剂离子可以注入到导电图案128和半导体柱PL的上部分中，以形成漏区D。第二导电类型可以是例如N型。
[0095]将第二材料层124、第一材料层123和缓冲介电层122顺序地图案化，以形成彼此分隔开的隔离区域121。隔离区域121可以沿着第一方向延伸，并且可以暴露基板110。图案化的第二材料层124对应于图5的绝缘图案125。隔离区域121可以形成在半导体柱PL之间。
[0096]选择性地去除被隔离区域121暴露的第一材料层123，以形成凹进区域150。凹进区域150对应于去除第一材料层123的区域。由半导体柱PL和绝缘图案125限定凹进区域150。如果第一材料层123由氮化硅层或氮氧化硅层形成，则可以利用包括磷酸的蚀刻溶液执行第一材料层123的去除工艺。保护层131的侧壁的一部分被凹进区域150暴露。保护层131可以防止阻挡绝缘层132被用于去除第一材料层123的蚀刻溶液损坏。可以选择性地去除被凹进区域150暴露的保护层131。如果保护层131由氧化硅层形成，则可以通过例如包括氢氟酸的蚀刻溶液去除保护层131。因此，凹进区域150可以暴露阻挡绝缘层132的一部分。
[0097]参照图18A和图18B，通过隔离区域121在凹进区域150中形成导电层141。导电层141可以由掺杂的多晶硅层、金属层(例如，钨)和金属氮化物层中的至少一种形成。导电层141可以通过ALD方法形成。[0098]导电层141可以与绝缘图案125的顶表面和底表面直接接触。
[0099]参照图19A和图19B，去除凹进区域150夕卜侧(例如，在隔离区域121中)的导电层141，以分别在凹进区域150中形成水平电极Gl至G6。如果导电层141由掺杂的多晶硅层形成，则在形成水平电极Gl至G6之后可以将金属硅化物层额外地形成在水平电极Gl至G6中的每个水平电极的多晶硅层上。例如，可以使水平电极Gl至G6的邻近于隔离区域121的部分多晶硅层横向凹进。金属层可以形成在水平电极Gl至G6的凹进的多晶硅层上，然后可以对金属层执行热处理以形成金属硅化物层。然后，可以去除未反应的金属层。用于金属氮化物层的金属层可以包括钨、钛、钴或镍。
[0100]去除隔离区域121中的导电层141以形成水平电极Gl至G6，使得可以暴露隔离区域121下面的基板110。可以将第二导电类型的掺杂剂离子大剂量地提供到基板110中，从而形成共源极线CSL。
[0101]形成隔离绝缘层143以填充每个隔离区域121。隔离绝缘层143可以沿着第一方向延伸。沿着第二方向布置的半导体柱PL可以共同连接到一条位线BL。
[0102]参照图4、图5、图19A和图19B，通过前述方法形成的半导体装置包括:半导体柱PL，贯穿水平电极Gl至G6并连接到基板110 ;电荷存储层133，位于半导体柱PL和水平电极Gl至G6之间；隧道绝缘层136，位于电荷存储层133和半导体柱PL之间；阻挡绝缘层132，位于电荷存储层133和水平电极Gl至G6之间。电荷存储元件S包括阻挡绝缘层132、电荷存储层133和隧道绝缘层136。
[0103]阻挡绝缘层132可以包括高k介电层(例如，氧化铝层和/或氧化铪层)。阻挡绝缘层132可以是由多个薄层组成的多层。在实施例中，阻挡绝缘层132包括氧化铝层和/或氧化铪层。在另一实施例中，阻挡绝缘层132包括至少一个高k介电层(例如，氧化铝层和/或氧化铪层)和氧化硅层。阻挡绝缘层132可以在绝缘图案125和半导体柱PL之间延伸。
[0104]电荷存储层133可以是电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化硅层。电荷存储层133可以在绝缘图案125和半导体柱PL之间延伸。
[0105]隧道绝缘层136与参照图4、图5、图14A和图14B描述的实施例的隧道绝缘层相似。即，隧道绝缘层136可以包括参照图1B和图1C描述的任何一个隧道绝缘层6。
[0106]保护层131可以设置在阻挡绝缘层132和绝缘图案125之间。保护层131可以包括氧化硅层。
[0107]水平电极Gl至G6可以与绝缘图案125的顶表面和底表面直接接触。水平电极Gl至G6中的每个可以包括接触阻挡绝缘层132的第一部分和远离阻挡绝缘层132设置的第二部分。水平电极的第一部分的竖直宽度可以小于水平电极的第二部分的竖直宽度。
[0108]在下文中将描述根据本发明构思的制造半导体装置的方法的另一实施例。
[0109]参照图20A和图20B，通过参照图6A、图6B、图7A和图7B描述的方法来形成贯穿第二材料层124、第一材料层123和缓冲介电层122的单元孔126。单元孔126暴露基板110。
[0110]保护层131可以形成在限定单元孔126的表面上。保护层131可以包括氧化硅层。
[0111]隧道绝缘层136形成在保护层131上。隧道绝缘层136包括第一隧道绝缘层136a、第二隧道绝缘层136b和第三隧道绝缘层136c。如参照图1A和图1B所描述的，隧道绝缘层136通过根据本发明构思的相反类型的隧道绝缘层形成工艺形成。因此，隧道绝缘层136具有与参照图1B和图1C描述的隧道绝缘层6的结构相同的结构并且能带间隙与参照图1B和图1C描述的隧道绝缘层6的能带间隙相同。
[0112]参照图21A和图21B，在隧道绝缘层136上形成第一半导体层137。可以各向异性地蚀刻第一半导体层137以暴露基板110。因此，第一半导体层137可以形成为留在隧道绝缘层136的侧壁上间隔件半导体层。第二半导体层138可以形成在第一半导体层137上。第一半导体层137和第二半导体层138可以通过ALD方法形成。例如，第一半导体层137和第二半导体层138可以是非晶硅层。可以执行热处理工艺以将第一半导体层137和第二半导体层138转变成多晶硅层或单晶硅层。
[0113]第二半导体层138可以不完全填充单元孔126，绝缘材料可以形成在第二半导体层138上以完全填充单元孔126。可以使第二半导体层138和绝缘材料平面化，以暴露最上方的第二材料层的顶表面。因此，半导体柱PL可以分别形成为具有其内侧填充有填充绝缘层127的圆柱形状。半导体柱PL可以具有第一导电类型。作为参照图21A和图21B中示出并描述的步骤的替代方案，第二半导体层138可以填充单元孔126。在这种情况下，省略填充绝缘层127。
[0114]参照图22A和图22B，可以使半导体柱PL的上部分凹进成比最上方的第二材料层的顶表面低。导电图案128分别形成在凹进的半导体柱PL上的单元孔126中。导电图案128可以包括掺杂的多晶硅和/或金属。第二导电类型的掺杂剂离子可以注入到导电图案128和半导体柱PL的上部分中，以形成漏区D。第二导电类型可以是例如N型。
[0115]将第二材料层124、第一材料层123和缓冲介电层122顺序地图案化，以形成彼此分隔开的隔离区域121。隔离区域121可以沿着第一方向延伸，并且可以暴露基板110。图案化的第二材料层124被定义为绝缘图案125。隔离区域121可以形成在半导体柱PL之间。
[0116]选择性地去除被隔离区域121暴露的第一材料层123，以形成凹进区域150。凹进区域150对应于去除第一材料层123的区域。由半导体柱PL和绝缘图案125限定凹进区域150。如果第一材料层123由氮化硅层或氮氧化硅层形成，则可以利用包括磷酸的蚀刻溶液执行第一材料层123的去除工艺。保护层131的侧壁的一部分被凹进区域150暴露。保护层131可以防止隧道绝缘层136被用于去除第一材料层123的蚀刻溶液损坏。可以选择性地去除被凹进区域150暴露的保护层131。如果保护层131由氧化硅层形成，则可以通过例如包括氢氟酸的蚀刻溶液去除保护层131。因此，凹进区域150可以暴露隧道绝缘层136的一部分。
[0117]参照图23A和图23B，在凹进区域150中形成电荷存储层133。电荷存储层可以是电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化娃层。
[0118]阻挡绝缘层132形成在电荷存储层133上。阻挡绝缘层132可以是由多个薄层组成的多层。例如，阻挡绝缘层132可以包括氧化铝层和氧化硅层。阻挡绝缘层132可以通过ALD方法形成。
[0119]导电层141可以通过隔离区域121形成在凹进区域150中。导电层141可以由掺杂的多晶硅层、金属层(例如，钨)和金属氮化物层中的至少一种形成。导电层141可以通过ALD方法形成。
[0120]参照图24A和图24B，去除凹进区域150外侧(例如，在隔离区域121中)的导电层141，以分别在凹进区域150中形成水平电极Gl至G6。如果导电层141由掺杂的多晶硅层形成，则在形成水平电极Gl至G6之后可以将金属硅化物层额外地形成在水平电极Gl至G6中的每个水平电极的多晶硅层上。例如，可以使水平电极Gl至G6的邻近于隔离区域121的部分多晶硅层横向凹进。金属层可以形成在水平电极Gl至G6的凹进的多晶硅层上，然后可以对金属层执行热处理以形成金属硅化物层。然后，可以去除未反应的金属层。用于金属氮化物层的金属层可以包括钨、钛、钴或镍。
[0121]去除隔离区域121中的导电层141以形成水平电极Gl至G6，使得可以暴露隔离区域121下面的基板110。可以将第二导电类型的掺杂剂离子大剂量地提供到基板110中，从而形成共源极线CSL。
[0122]形成隔离绝缘层143以填充每个隔离区域121。隔离绝缘层143可以沿着第一方向延伸。沿着第二方向布置的半导体柱PL可以共同连接到一条位线BL。
[0123]参照图4、图5、图24A和图24B，通过前述方法形成的半导体装置包括:半导体柱PL，贯穿水平电极Gl至G6并连接到基板110 ;电荷存储层133，位于半导体柱PL和水平电极Gl至G6之间；隧道绝缘层136，位于电荷存储层133和半导体柱PL之间；阻挡绝缘层132，位于电荷存储层133和水平电极Gl至G6之间。电荷存储元件S包括阻挡绝缘层132、电荷存储层133和隧道绝缘层136。
[0124]阻挡绝缘层132可以包括高k介电层(例如，氧化铝层和/或氧化铪层)。阻挡绝缘层132可以是由多个薄层组成的多层。在实施例中，阻挡绝缘层132包括氧化铝层和/或氧化铪层。在其它实施例中，阻挡绝缘层132包括至少一个高k介电层(例如，氧化铝层和/或氧化铪层)和氧化硅层。阻挡绝缘层132可以在绝缘图案125和水平电极Gl至G6之间延伸。
[0125]电荷存储层133可以是电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化硅层。电荷存储层133可以在绝缘图案125和水平电极Gl至G6之间延伸。
[0126]再者，隧道绝缘层136与参照图1B和图1C描述的隧道绝缘层中任一隧道绝缘层相似。
[0127]保护层131可以设置在隧道绝缘层136和绝缘图案125之间。保护层131可以包
括氧化硅层。
[0128]水平电极Gl至G6中的每个可以包括接触阻挡绝缘层132的第一部分和远离阻挡绝缘层132设置的第二部分。水平电极的第一部分的竖直宽度可以基本等于水平电极的第二部分的竖直宽度。
[0129]现在将参照图25A和图25B来描述形成隧道绝缘层136的其他方法。
[0130]参照图25，在这个示例中，关键在于在与图20A和图20B示出的工艺对应的工艺中，在保护层131上形成第二隧道绝缘层136b和第三隧道绝缘层136c。形成第二隧道绝缘层136b和第三隧道绝缘层136c的步骤可以包括在保护层131上顺序地形成第二初始隧道绝缘层和第三初始隧道绝缘层。例如，第三初始隧道绝缘层的能带间隙可以小于第二初始隧道绝缘层的能带间隙。第二隧道绝缘层和第三隧道绝缘层可以包括氮氧化硅层、氮氧化铪层和氮氧化铝层中的至少一种。第三初始隧道绝缘层的氮浓度可以高于第二初始隧道绝缘层的氮浓度。在实施例中，第二初始隧道绝缘层和第三初始隧道绝缘层可以分别为顺序地堆叠的氮浓度低的氮氧化硅层和氮浓度高的氮氧化硅层。
[0131]接下来，设计初始隧道绝缘层的能带间隙。设计初始隧道绝缘层的能带间隙的方法与参照图1A和图1B描述的设计方法相似。
[0132]S卩，设计初始隧道绝缘层的能带间隙，使得第三隧道绝缘层136c的能带间隙大于第二隧道绝缘层136b的能带间隙。第二隧道绝缘层136b和第三隧道绝缘层136c可以包括氧化硅层、氧化铪层和氧化铝层中的至少一种。第二隧道绝缘层136b和第三隧道绝缘层136c可以包含氮，第二隧道绝缘层136b的氮浓度可以大于第三隧道绝缘层136c的氮浓度。
[0133]然后，如参照图21A至图24B和图21B至图24B描述的，在第三隧道绝缘层136c上形成半导体柱PL，然后形成凹进区域150。凹进区域150可以通过保护层131暴露第二隧道绝缘层136b。
[0134]再次参照图25A，在凹进区域150中形成第一隧道绝缘层136a。第一隧道绝缘层136a的能带间隙大于第三隧道绝缘层136c的能带间隙。例如，第一隧道绝缘层136a可以包括氧化硅层、氧化铪层和氧化铝层中的至少一种。电荷存储层133、阻挡绝缘层132和水平电极形成在凹进区域中的第一隧道绝缘层136a上。
[0135]可选择地，如图25B中所示，关键在于在与图20A和图20B示出的工艺对应的工艺中，在保护层131上形成第三隧道绝缘层136c。第三隧道绝缘层136c可以包括氮氧化硅层、氮氧化铪层和氮氧化铝层中的至少一种。
[0136]在第三隧道绝缘层136c上形成半导体柱PL，然后如参照图21A至24A和21B至24B上面描述的形成凹进区域。在电荷存储层133形成在凹进区域中之前，可以在凹进区域中顺序地形成第二隧道绝缘层136b和第一隧道绝缘层136a。第二隧道绝缘层136b的能带间隙小于第三隧道绝缘层136c的能带间隙。第一隧道绝缘层136a的能带间隙大于第三隧道绝缘层136c的能带间隙。例如，第一隧道绝缘层136a可以包括氧化硅层、氧化铪层和氧化铝层中的至少一种。第二隧道绝缘层136b可以包括氮氧化硅层、氮氧化铪层和氮氧化铝层中的至少一种。第二隧道绝缘层136b的氮浓度可以高于第三隧道绝缘层136c的氮浓度。
[0137]图26示出了根据本发明构思的半导体装置的存储块的另一示例。在这个示例中，可以不描述或者可以仅简洁地描述与图5的实施例的存储块的特征相似的特征。即，在下文中将主要仅描述本示例和图5的示例之间的差别。
[0138]参照图26，电荷存储元件S中的电荷存储层是浮置栅极。电荷存储层可以由例如多晶硅形成。电荷存储层可以被构造为水平电极Gl至G6中的每个水平电极和每个半导体柱PL之间的空间。
[0139]图27A、图28A、图27B和图28B示出了根据本发明构思的制造半导体装置的方法的另一实施例。
[0140]参照图27A和图27B，在图22A和图22B的凹进区域150中形成多晶硅层。去除隔离区域121中的多晶硅层和邻近于隔离区域121的多晶硅层。换言之，可以去除隔离区域121中的多晶硅层，然后可以使凹进区域150中的多晶硅层横向凹进。因此，仅有与隧道绝缘层136接触的部分多晶硅层剩余，以形成电荷存储层133。
[0141]在电荷存储层133上形成阻挡绝缘层132。阻挡绝缘层132可以是由多个薄层组成的多层。例如，阻挡绝缘层132可以包括氧化铝层和氧化硅层。阻挡绝缘层132可以通过ALD方法形成。
[0142]通过隔离区域121在阻挡绝缘层132上形成导电层141。导电层141可以由掺杂的多晶硅层、金属层(例如，钨)和金属氮化物层中的至少一种形成。导电层141可以通过ALD方法形成。
[0143]参照图28A和图28B，去除凹进区域150外侧(例如，隔离区域121中)的导电层141，以在凹进区域150中形成水平电极Gl至G6。如果导电层141由掺杂的多晶硅层形成，则在形成水平电极Gl至G6之后可以将金属硅化物层额外地形成在水平电极Gl至G6中的每个水平电极的多晶硅层上。例如，可以使水平电极Gl至G6的邻近于隔离区域121的部分多晶硅层横向凹进。可以分别在水平电极Gl至G6的凹进的多晶硅层上形成金属层，然后可以对金属层执行热处理以在水平电极Gl至G6的凹进的多晶硅层上形成金属硅化物层。然后，可以去除未反应的金属层。用于金属氮化物层的金属层可以包括钨、钛、钴或镍。
[0144]为了形成水平电极Gl至G6，通过去除导电层141来暴露隔离区域121下面的基板110。可以将第二导电类型的掺杂剂离子大剂量地提供到基板110中，从而形成共源极线CSL。
[0145]形成隔离绝缘层143以填充每个隔离区域121。隔离绝缘层143可以沿着第一方向延伸。沿着第二方向布置的半导体柱PL可以共同连接到一条位线BL。
[0146]在第一水平电极Gl和位线BL之间且在第六水平电极G6和位线BL之间可能施加高电压，从而会损坏邻近于第一水平电极Gl和第六水平电极G6中的每个水平电极的阻挡绝缘层132。因此，第一水平电极Gl可以电连接到邻近于第一水平电极Gl的电荷存储层133，第六水平电极G6可以电连接到邻近于第六水平电极G6的电荷存储层133。
[0147]参照图4、图26、图28A和图28B，通过前述方法形成的半导体装置包括:半导体柱PL，贯穿水平电极Gl至G6并连接到基板110 ;电荷存储层133，位于半导体柱PL和水平电极Gl至G6之间；隧道绝缘层136，位于电荷存储层133和半导体柱PL之间；阻挡绝缘层132，位于电荷存储层133和水平电极Gl至G6之间。电荷存储层S包括阻挡绝缘层132、电荷存储层133和隧道绝缘层136。
[0148]阻挡绝缘层132可以包括高k介电层(例如，氧化铝层和/或氧化铪层)。阻挡绝缘层132可以是由多个薄层组成的多层。在实施例中，阻挡绝缘层132包括氧化铝层和/或氧化铪层。在其它实施例中，阻挡绝缘层132包括至少一个高k介电层(例如，氧化铝层和/或氧化铪层)和氧化硅层。阻挡绝缘层132可以在绝缘图案125和水平电极Gl至G6之间延伸。
[0149]电荷存储层133是浮置栅极。电荷存储层133可以由例如多晶硅形成。电荷存储层133可以被限制到阻挡绝缘层132和隧道绝缘层136之间的空间。
[0150]隧道绝缘层136与如图14A和图14B中示出并参照图14A和图14B描述的所形成的隧道绝缘层相似。
[0151]保护层131可以设置在隧道绝缘层136和绝缘图案125之间。保护层131可以包
括氧化硅层。[0152]图29示出了根据本发明构思的半导体装置的存储块的另一示例。
[0153]参照图29，设置基板110。基板110可以具有第一导电类型(例如，P型)。绝缘图案125和水平电极可以堆叠在基板110上。水平电极彼此分隔开，绝缘图案125位于水平电极之间。
[0154]水平电极可以包括第一水平电极Gl至第六水平电极G6。绝缘图案125可以包括氧化硅。水平电极Gl至G6可以包括掺杂的硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任意组合。最上方的水平电极G6可以沿着第一方向延伸。最上方的水平电极G6可以是闪速存储装置的上选择栅极。最下方的水平电极Gl可以是闪速存储装置的下选择栅极。上选择栅极和下选择栅极可以分别是串选择栅极和接地选择栅极。图29中示出了六个水平电极Gl至G6。然而，本发明构思不限于此。堆叠的水平电极的数量可以为七个或更多个。
[0155]半导体柱PL贯穿水平电极Gl至G6。每个半导体柱PL具有从基板向上(即，沿着第三方向)延伸的长轴。半导体柱PL可以结合到沿着第一方向延伸的上选择栅极。半导体柱PL的第一端连接到基板110，半导体柱PL的第二端连接到沿着第二方向延伸的位线BL。
[0156]数据存储元件S可以设置在第一水平电极Gl至第六水平电极G6中的每个水平电极与每个半导体柱PL之间。可选择地，即，栅极绝缘层可以代替数据存储元件S设置在第一水平电极Gl至第六水平电极G6中的每个水平电极与每个半导体柱PL之间。
[0157]半导体柱PL包括半导体材料。每个半导体柱PL可以具有填充的圆柱形状或中空的圆柱形状(例如，通心粉形状或中空的管形状)。具有通心粉形状的半导体柱PL的内侧可以填充有填充绝缘层127。填充绝缘层127可以由氧化硅层形成。填充绝缘层127可以与半导体柱PL的内侧壁直接接触。半导体柱PL与基板110可以相连而在半导体柱PL与基板110之间没有界面。换言之，半导体柱PL与基板110可以构成单个结构。在这种情况下，半导体柱PL可以由单晶半导体形成。可选择地，基板110和半导体柱PL之间可以存在不连续的界面。在这种情况下，半导体柱PL可以是多晶态半导体柱或非晶态半导体柱。导电图案128可以分别设置在半导体柱PL的第二端上。半导体柱PL的分别与导电图案128接触的端部可以是漏极区域D。
[0158]多个单元串设置在位线BL和基板110之间。每个单元串可以包括:上选择晶体管，连接到位线BL ;下选择晶体管，连接到基板110 ;和多个存储单元，设置在上选择晶体管和下选择晶体管之间。第一水平电极Gl可以是下选择晶体管的下选择栅极，第二水平电极G2至第五水平电极G5可以是多个存储单元的单元栅极。第六水平电极G6可以是上选择晶体管的上选择栅极。多个存储单元设置在一个半导体柱PL处。共源极区域可以设置在基板110中，下选择晶体管可以连接到共源极区域。
[0159]在下文中将描述根据本发明构思的制造半导体装置的方法的另一实施例。
[0160]参照图30A和图30B，设置基板110。基板110可以具有第一导电类型(例如，P型)。绝缘图案125和导电层141可以交替地堆叠在基板110上。绝缘图案125可以由氧化硅形成。
[0161]导电层141可以由掺杂的多晶娃层、金属层(例如,鹤)、金属氮化物层和金属娃化物层中的至少一种形成。导电层141可以通过CVD方法形成。
[0162]参照图31A和图31B，形成单元孔126，以贯穿绝缘图案125和导电层141。单元孔126可以暴露基板110。单元孔126可以分别设置在参照图4描述的半导体柱PL的部分处。
[0163]参照图32A和图32B，在限定单元孔126的表面上形成阻挡绝缘层132。阻挡绝缘层132可以是由多个薄层组成的多层。例如，阻挡绝缘层132可以包括氧化铝层或氧化硅层。阻挡绝缘层132可以通过ALD方法形成。
[0164]电荷存储层133形成在阻挡绝缘层132上。电荷存储层133可以是电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化硅层。
[0165]隧道绝缘层136形成在电荷存储层133上。隧道绝缘层136包括第一隧道绝缘层136a、第二隧道绝缘层136b和第三隧道绝缘层136c。如参照图1A和图1B所描述的，隧道绝缘层136通过根据本发明构思的相反类型的隧道绝缘层形成工艺形成。因此，隧道绝缘层136可以具有参照图1B和图1C描述的任意隧道绝缘层6的结构相似的结构和与参照图1B和图1C描述的任意隧道绝缘层6的能带间隙相似的能带间隙。
[0166]参照图33A和图33B，在隧道绝缘层136上形成第一半导体层137。可以各向异性地蚀刻第一半导体层137以暴露基板110。因此，第一半导体层137可以形成为留在隧道绝缘层136的侧壁上间隔件半导体层。可以在第一半导体层137上形成第二半导体层138。第一半导体层137和第二半导体层138可以通过ALD方法形成。第一半导体层137和第二半导体层138可以处于非晶态。例如，第一半导体层137和第二半导体层138可以是非晶硅层。可以执行热处理工艺以将第一半导体层137和第二半导体层138的非晶态转变成多晶态或单晶态。例如，可以通过热处理工艺将第一半导体层137和第二半导体层138的非晶硅层转变成多晶硅层或单晶硅层。
[0167]第二半导体层138没有完全填充单元孔126，绝缘材料形成在第二半导体层138上以完全填充单元孔126。可以将第二半导体层138和绝缘材料平坦化，以暴露最上方的绝缘图案125的顶表面。因此，半导体柱PL可以分别形成为具有其内侧填充有填充绝缘层127的圆柱形状。第一半导体柱PL可以具有第一导电类型。作为图33A和图33B中示出的并参照图33A和图33B描述的步骤的替代方案，第二半导体层138可以填充单元孔126。在这种情况下，省略填充绝缘层127。
[0168]参照图34A和图34B，可以使半导体柱PL的上部分凹进成比最上方的第二材料层的顶表面低。导电图案128分别形成在凹进的半导体柱PL上的单元孔126中。导电图案128可以包括掺杂的多晶硅和/或金属。第二导电类型的掺杂剂离子可以注入到导电图案128和半导体柱PL的上部分中，以形成漏区D。第二导电类型可以是例如N型。
[0169]将最上方的导电层图案化，以形成沿着第一方向延伸的串选择栅极G6。沿第二方向布置的半导体柱PL可以共同连接到一条位线BL。
[0170]参照图4、图26、图34A和图34B，通过前述方法形成的半导体装置包括:半导体柱PL，贯穿水平电极Gl至G6并连接到基板110 ;电荷存储层133，位于半导体柱PL和水平电极Gl至G6之间；隧道绝缘层136，位于电荷存储层133和半导体柱PL之间；阻挡绝缘层132，位于电荷存储层133和水平电极Gl至G6之间。
[0171]阻挡绝缘层132可以包括高k介电层(例如，氧化铝层和/或氧化铪层)。阻挡绝缘层132可以是由多个薄层组成的多层。在实施例中，阻挡绝缘层132可以包括氧化铝层和/或氧化铪层。在其它实施例中，阻挡绝缘层132可以包括至少一个高k介电层(例如，氧化铝层和/或氧化铪层)和氧化硅层。阻挡绝缘层132可以在绝缘图案125和半导体柱PL之间延伸。
[0172]电荷存储层133可以是电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如氮化硅层。电荷存储层133可以在绝缘图案125和半导体柱PL之间延伸。
[0173]隧道绝缘层136与在图1B和图1C中示出并参照图1B和图1C描述的任何一种隧道绝缘层6相似。
[0174]在上面描述的实施例中，可以如图4中示出并参照图4描述地布置位线、水平电极和半导体柱。然而，本发明构思不限于此。在另一实施例中，位线、水平电极和半导体柱的布置可以与图35中示出的类似。例如，当从顶部观看时，结合到每个选择线SL的半导体柱PL可以以Z字形布置。换言之，在平面图中，结合到每个选择线SL的半导体柱PL中的偶数的半导体柱与结合到每个选择线SL的半导体柱PL中的奇数的半导体柱横向偏移。
[0175]图36是示出竖直NAND闪速存储装置中的隧道绝缘层的保留特性(空白条)和持久特性(阴影条)的图表。参考标号(a)涉及一种通过传统方法形成的相反类型的隧道绝缘层。传统的相反类型的隧道绝缘层是形成在单元孔中的氧化硅层。根据本发明构思的能带间隙的设计未应用于一般的相反类型的隧道绝缘层。半导体层(即，半导体柱)形成在传统的相反类型的隧道绝缘层上。参考标号(b)涉及通过根据本发明构思的方法形成的相反类型的隧道绝缘层。参考标号(C)涉及一种沉积在半导体层(即，半导体柱)上的非相反的隧道绝缘层，即，不是相反类型的隧道绝缘层。在这种情况下，半导体柱形成在单元孔中。隧道绝缘层、电荷存储层和阻挡绝缘层顺序地形成在凹进区域中。一般的隧道绝缘层为氧化娃层。
[0176]参照图36，与非相反的隧道绝缘层(C)相比，传统的相反类型的隧道绝缘层(a)的保留特性和持久性差。换言之，具有通过传统方法形成的相反类型的隧道绝缘层的竖直NAND闪速存储器的可靠性不高。
[0177]另一方面，与传统的相反类型的隧道绝缘层(a)相比，根据本发明构思的相反类型的隧道绝缘层(b)的保留特性和持久性得到了改善。根据本发明构思的方面，半导体柱和隧道绝缘层之间的用作沟道的界面富含氮原子。因此，在半导体柱和隧道绝缘层之间的界面处的悬空键被最少化。即，根据本发明构思形成的半导体装置在半导体柱和相反类型的隧道绝缘层之间具有改善的界面特性。
[0178]同时，本发明构思的相反类型的隧道绝缘层(b)的保留性和持久性的离差(dispersion)小于传统的相反类型的隧道绝缘层(a)的保留性和持久性的离差。
[0179]图37示出了根据本发明构思的可以包括半导体装置的各种电子装置的基本布置图。
[0180]参照图37，根据本发明构思的电子装置1100包括控制器1110、输入/输出(I/O)单元1120、存储装置1130、接口单元1140和数据总线1150。数据总线1150提供了电子信号沿其传输的路径。控制器1110、I/O单元1120、存储装置1130和接口单元1140中的至少两个通过数据总线1150彼此进行通信。存储装置1130包括根据本发明构思的实施例的至少一个半导体装置。
[0181]控制器1110可以包括微处理器、数字信号处理器、微控制器和其他逻辑装置中的至少一个。其他逻辑装置可以具有与微处理器、数字信号处理器和微控制器中的任何一种的功能相似的功能。I/o单元1120可以包括按键、键盘和/或显示单元。存储装置1130存储数据和/或命令。接口单元1140可以将电子数据传输到互连网，或者可以接收来自互连网的电子数据。接口单元1140可以通过无线或电缆来操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。尽管附图中未示出，但是电子装置1100还可以包括用作用于改善控制器1110的操作的高速缓冲存储器的快速DRAM装置和/或快速SRAM装置。
[0182]电子装置1100可以实现为个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中传递和/或接收数据的其他电子产品。
[0183]图38示出了根据本发明构思的可以包括半导体装置的各种类型的存储卡的基本布置图。
[0184]参照图38，存储卡1200包括存储装置1210。存储卡1200还包括控制主机和存储装置1210之间的数据通信的存储控制器1220。存储装置1210和/或控制器1220包括根据本发明构思的半导体装置。此外，存储装置1210还可以包括至少一种其他类型的半导体存储装置(例如，构成DRAM和/或SRAM)。
[0185]存储控制器1220包括控制存储卡1200的总体操作的中央处理单元(CPU) 1222。此外，存储控制器1220包括用作CPU1222的操作存储器的SRAM装置1221。此外，存储控制器1220还包括主机接口单元1223和存储接口单元1225。主机接口单元1223被构造为包括存储卡1200和主机之间的数据通信协议。存储接口单元1225将存储控制器1220连接到存储装置1210。存储控制器1220还可以包括误差检查和校正(ECC)块1224。ECC块1224检测并校正从存储装置1210读出的数据的误差。虽然附图中未示出，但是存储卡1200还可以包括存储代码数据以与主机以接口方式连接的只读存储器(ROM)。存储卡1200还可以用作便携式数据存储卡。可选择地，存储卡1200可以实现为用作计算机系统的硬盘驱动器的固态驱动器(SSD)。
[0186]图39示出了根据本发明构思的可以包括半导体装置的信息处理系统的基本布置的示例。
[0187]参照图39，信息处理装置1300可以是移动装置或台式计算机的所安装的信息处理装置。信息处理系统1300可以包括闪速存储系统1310和通过系统总线1360电连接到闪速存储系统1310的调制解调器1320、中央处理单元(CPU) 1330.RAM1340以及用户接口单元1350。闪速存储系统1310可以以具有参照图38描述的布置/结构的存储卡的形式实现。闪速存储系统1310中可以存储经CPU1330处理的数据和/或从外部系统输入的数据。
[0188]闪速存储系统1310包括根据本发明构思的半导体装置，因此可以提供为固态驱动器SSD。在这种情况下，信息处理系统1300可以在存储系统1310中可靠地存储大量的数据。可靠性的这种提高能够使存储系统1310保存用于误差校正的资源，从而信息处理系统1300可以提供高速度数据交换功能。虽然附图中未描述，但是信息处理单元1300还可以包括应用芯片组、相机图像处理器(CIS)和/或输入/输出装置。
[0189]可以利用各种封装技术包封根据本发明构思的半导体装置(或包括这样的装置的存储卡)。例如，可以利用下述技术中的至少一种来包封半导体装置:层叠封装件(POP)技术、球栅阵列(BGA)技术、芯片级封装(CSP )技术、塑料引线芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、华夫裸片封装(die in waffle pack)技术、晶片形式的裸片(diein wafer form)技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料公制四方扁平封装(PMQFP)技术、塑料四方扁平封装(PQFP)技术、小外形封装(SOIC)技术、收缩型小外形封装(SSOP)技术、薄型小外形封装(TSOP)技术、薄型四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶片级制造封装(WFP)技术和晶片级处理堆叠封装(WSP)技术。
[0190]根据本发明构思，可以改善相反类型的隧道绝缘层的保留特性和持久特性。因此，可以改善半导体柱和相反类型的隧道绝缘层之间的界面特性。
[0191]最终，上面已经详细描述了本发明构思的实施例和本发明构思的示例。然而，本发明构思可以以许多不同的形式来实施，并且不应解释为限制于上面描述的实施例。相反，描述这些实施例使得本公开是彻底的和完全的，并向本领域技术人员充分传达本发明构思。因此，本发明构思的真正精神和范围不受上面描述的实施例和示例限制，而是由权利要求限定。
【权利要求】
1.一种半导体装置，所述半导体装置包括: 栅极结构，位于基板上，每个栅极结构包括竖直堆叠的水平电极，水平电极沿着第一方向纵向延伸，并且栅极结构沿着与第一方向交叉的第二方向彼此面对； 相应的半导体柱，贯穿至少一个栅极结构的水平电极并电连接到基板； 电荷存储层，设置在半导体柱和水平电极之间； 第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层，设置在电荷存储层和半导体柱之间；以及 阻挡绝缘层，设置在电荷存储层和水平电极之间， 其中，第一隧道绝缘层是所述的隧道绝缘层中的最接近电荷存储层的一个隧道绝缘层，第三隧道绝缘层是所述的隧道绝缘层中的最接近半导体柱的一个隧道绝缘层，第二隧道绝缘层设置在第一隧道绝缘层和第三隧道绝缘层之间，并且第三隧道绝缘层的能带间隙大于第二隧道绝缘层的能带间隙。
2.如权利要求1所述的半导体装置，其中，第三隧道绝缘层的能带间隙小于第一隧道绝缘层的能带间隙。
3.如权利要求1所述的半导体装置，其中，每个栅极结构还包括设置在水平电极之间的绝缘图案。
4.如权利要求3所述的半导体装置，其中，第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层中的至少一个在半导体柱和绝缘图案之间延伸。
5.如权利要求3所述的半导体装置，其中，电荷存储层在半导体柱和绝缘图案之间延伸。
6.如权利要求5所述的半导体装置，其中，阻挡绝缘层在绝缘图案和水平电极之间延伸。
7.如权利要求5所述的半导体装置，其中，阻挡绝缘层在半导体柱和绝缘图案之间延伸。
8.如权利要求3所述的半导体装置，其中，电荷存储层和阻挡绝缘层在绝缘图案和水平电极之间延伸。
9.如权利要求3所述的半导体装置，其中，电荷存储层由多晶硅形成并被限定在阻挡绝缘层和隧道绝缘层之间。
10.如权利要求1所述的半导体装置，其中，第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层均包括从由氧化硅层、氧化铪层和氧化铝层组成的组中选择的层。
11.如权利要求10所述的半导体装置，其中，第二隧道绝缘层和第三隧道绝缘层包含氮，第二隧道绝缘层的氮浓度大于第三隧道绝缘层的氮浓度。
12.如权利要求1所述的半导体装置，其中，半导体柱具有管形状，半导体装置还包括: 氧化硅层，填充被半导体柱的内壁表面围绕的空间并接触半导体柱的内壁表面。
13.如权利要求1所述的半导体装置，所述半导体装置还包括填充栅极结构之间的空间的隔离绝缘层。
14.一种半导体装置，所述半导体装置包括: 栅极结构，位于基板上，每个栅极结构包括竖直堆叠的水平电极，水平电极沿着第一方向纵向延伸，栅极结构沿着与第一方向交叉的第二方向彼此面对；相应的半导体柱，贯穿至少一个栅极结构的水平电极并电连接到基板； 电荷存储层，设置在半导体柱和水平电极之间； 第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层，设置在电荷存储层和半导体柱之间；以及 阻挡绝缘层，设置在电荷存储层和水平电极之间， 其中，第一隧道绝缘层是所述的隧道绝缘层中的最接近电荷存储层的一个隧道绝缘层，第三隧道绝缘层是所述的隧道绝缘层中的最接近半导体柱的一个隧道绝缘层，第二隧道绝缘层设置在第一隧道绝缘层和第三隧道绝缘层之间， 第一隧道绝缘层包括氧化硅层、氧化铪层和氧化铝层中的至少一种， 第二隧道绝缘层和第三隧道绝缘层均是从由氮氧化硅、氮氧化铪和氮氧化铝组成的组中选择的至少一种材料， 第二隧道绝缘层的氮浓度大于第三隧道绝缘层的氮浓度。
15.一种半导体装置，所述半导体装置包括: 半导体图案； 栅电极，邻近于半导体图案； 电荷存储层，设置在半导体图案和栅电极之间； 第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层，设置在电荷存储层和半导体图案之间；以及 阻挡绝缘层，设置在电荷存储层和栅电极之间， 其中，第一隧道绝缘层是所述的隧道绝缘层中的最接近电荷存储层的一个隧道绝缘层，第三隧道绝缘层是所述的隧道绝缘层中的最接近半导体图案的一个隧道绝缘层，第二隧道绝缘层设置在第一隧道绝缘层和第三隧道绝缘层之间， 第三隧道绝缘层的能带间隙小于第一隧道绝缘层的能带间隙并大于第二隧道绝缘层的能带间隙。
16.如权利要求15所述的半导体装置，其中，第二隧道绝缘层和第三隧道绝缘层均是从由氮氧化硅、氮氧化铪和氮氧化铝组成的组中选择的至少一种材料，第二隧道绝缘层的氮浓度大于第三隧道绝缘层的氮浓度。
17.—种制造半导体装置的方法，所述方法包括: 在基板上交替地形成第一材料层和第二材料层； 形成穿过第二材料层和第一材料层并暴露基板的孔； 在限定孔的侧面的内侧壁表面上形成第一隧道绝缘层，在第一隧道绝缘层上形成第二隧道绝缘层，在第二隧道绝缘层上形成第三隧道绝缘层，使得第二隧道绝缘层位于第一隧道绝缘层和第三隧道绝缘层之间，并且使得第三隧道绝缘层的能带间隙小于第一隧道绝缘层的能带间隙并大于第二隧道绝缘层的能带间隙； 直接在第三隧道绝缘层上顺序地形成半导体层，从而与第三隧道绝缘层接触。
18.如权利要求17所述的方法，其中，形成隧道绝缘层的步骤包括: 在限定孔的侧面的内侧壁表面上顺序地形成第一初始绝缘层、第二初始绝缘层和第三初始绝缘层，以及 执行氧化处理，以将第一初始绝缘层、第二初始绝缘层和第三初始绝缘层分别转变成第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层。
19.如权利要求18所述的方法,其中，第二初始绝缘层的能带间隙小于第一初始绝缘层的能带间隙并大于第三初始绝缘层的能带间隙。
20.如权利要求18所述的方法，其中，第一初始绝缘层包括氧化硅层、氧化铪层和氧化铝层中的至少一种。
21.如权利要求20所述的方法，其中，第二初始绝缘层和第三初始绝缘层均包括氮氧化硅层、氮氧化铪层和氮氧化铝层中的至少一种。
22.如权利要求21所述的方法，其中，第三初始绝缘层的氮浓度大于第二初始绝缘层的氮浓度。
23.如权利要求22所述的方法，其中，第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层包括氧化硅层、氧化铪层和氧化铝层中的至少一种， 第二隧道绝缘层和第三隧道绝缘层包含氮，以及 第二隧道绝缘层的氮浓度大于第三隧道绝缘层的氮浓度。
24.如权利要求17所述的方法，所述方法还包括: 选择性地去除第一材料 层以在第二材料层之间形成凹进，以及 在凹进中分别形成栅电极。
25.如权利要求24所述的方法，所述方法还包括: 在形成第一隧道绝缘层之前在限定孔的侧面的内侧壁表面上形成电荷存储层。
26.如权利要求25所述的方法，所述方法还包括: 在形成栅电极之前，在凹进中形成阻挡绝缘层。
27.如权利要求25所述的方法，所述方法还包括: 在形成电荷存储层之间，在限定孔的侧面的内侧壁表面上形成阻挡绝缘层。
28.如权利要求24所述的方法，所述方法还包括: 在形成栅电极之前，在凹进中顺序地形成电荷存储层和阻挡绝缘层。
29.一种制造半导体装置的方法，所述方法包括: 在基板上交替地形成绝缘图案和导电图案； 形成穿过绝缘图案和导电图案并暴露基板的孔； 在限定孔的侧面的内侧壁表面上形成第一隧道绝缘层，在第一隧道绝缘层上形成第二隧道绝缘层，在第二隧道绝缘层上形成第三隧道绝缘层，使得第二隧道绝缘层位于第一隧道绝缘层和第三隧道绝缘层之间，并且使得第三隧道绝缘层的能带间隙小于第一隧道绝缘层的能带间隙并大于第二隧道绝缘层的能带间隙； 直接在第三隧道绝缘层上顺序地形成半导体层，从而与第三隧道绝缘层接触。
30.一种制造半导体装置的方法，所述方法包括: 在电荷存储层上形成第一隧道绝缘层、第二隧道绝缘层和第三隧道绝缘层；以及 形成半导体层， 其中，形成隧道绝缘层的步骤包括: 逐个顺序地形成第一初始隧道绝缘层、第二初始隧道绝缘层和第三初始隧道绝缘层，并且使得第二初始隧道绝缘层的能带间隙小于第一初始隧道绝缘层的能带间隙并大于第三初始隧道绝缘层的能带间隙，以及对初始隧道绝 缘层执行氧化处理。
【文档编号】H01L29/788GK103681806SQ201310412779
【公开日】2014年3月26日 申请日期:2013年9月11日 优先权日:2012年9月11日
【发明者】朴洸珉, 金秉柱, 尹柱美, 安宰永 申请人:三星电子株式会社