具有无源能量元件的半导体封装器件的制作方法
【专利摘要】本申请公开了一种半导体封装器件，所述半导体封装器件包括在其中集成的无源能量元件。在一实施例中，半导体封装器件包括具有第一表面和第二表面的半导体基底。所述半导体基底包括一个或多个集成电路，所述集成电路接近第一表面形成。半导体封装器件还包括设置在第二表面之上的无源能量元件。无源能量元件与所述一个或多个集成电路电连接。半导体封装器件还包括了装封结构，其在第二表面上设置并且至少大体上装封所述无源能量元件。
【专利说明】具有无源能量元件的半导体封装器件
【技术领域】
[0001]本发明涉及一种具有无源能量元件的半导体封装器件。
【背景技术】
[0002]在制造半导体器件时采用的传统制造工艺使用微平板印刷技术以使集成电路的图案形成到圆形晶圆上，所述晶圆由诸如硅、砷化镓等的半导体形成。大体上，形成图案的晶圆被分割成独立的集成电路芯片或裸晶以将集成电路彼此分隔。使用各种封装技术对独立的集成电路芯片组装或封装以形成可被安装至印刷电路板的半导体器件。
[0003]历年来，封装技术已演变以开发更小、更便宜、更可靠以及更环保的封装件。例如，芯片尺度的封装技术已被开发，所述封装技术使用可直接表面贴装的封装件，所述封装件的表面积不显著大于(例如不大于1.2倍)集成电路芯片的面积。晶圆级封装(WLP)是芯片尺度的封装技术，其包含了各种技术，藉此集成电路芯片在被分割之前以晶圆级被封装。晶圆级封装使得晶圆制造过程扩展至包括器件互联和器件保护过程。因此，通过允许以晶圆级整合晶圆制造、封装、测试以及烧焊处理，晶圆级封装使得制造过程流水线化。
【发明内容】
[0004]公开了一种包括无源能量元件的半导体封装器件。在一实施例中，半导体封装器件包括具有第一表面和第二表面的半导体基底。所述半导体基底包括一个或多个集成电路，所述集成电路接近第一表面(例如与第一表面相邻、在第一表面中或第一表面上)形成。半导体封装器件还包括在第二表面之上定位的无源能量元件。在一个或多个实施例中，半导体封装器件包括贯穿基底通路，该贯穿基底通路提供至无源能量元件的电连接。半导体封装器件还包括了装封结构，所述装封结构在第二表面之上设置并且至少大体上装封无源能量元件。
[0005]提供该概要以简化的形式介绍构思的选择，所述构思以下在详细的说明书中进一步描述。该概要并非意在标识要求保护的主体的关键特征或重要特征，也并非意在用作确定要求保护的主体范围的目的。
【专利附图】
【附图说明】
[0006]详细的说明书结合所附附图描述。在说明书和附图中的不同例证中使用相同的参考标号可代表类似或相同的元件。
[0007]图1A为示出了根据本申请公开的示例性实施例的晶圆级半导体封装器件的图示性局部横截面侧视图，其中半导体封装器件包括多个封装在其中的无源能量元件。
[0008]图1B为示出了根据本申请公开的另一示例性实施例的晶圆级封装器件的图示性局部横截面侧视图。
[0009]图1C为示出了根据本申请公开的另一示例性实施例的晶圆级封装器件的图示性局部横截面侧视图。[0010]图2为示出了示例性实施例中用于制造根据本申请公开的晶圆级封装器件、例如制造图1A中所示器件的过程的流程图。
[0011]图3至图5为示出了根据图2中所示过程制造晶圆级半导体封装器件、例如制造图1A中所示器件的图示性局部横截面侧视图。
【具体实施方式】
[0012]鐘述
[0013]诸如电源管理集成电路(PMIC)系统的集成电路系统大体上需要诸如电感器和/或电容器的无源能量元件以使得所述系统完整。在当前的IC设计中，无源能量元件在电源管理集成电路的外部，这在印刷电路板(PCB)上需要额外的区域。另外，外部的无源能量元件导致了增加的寄生RLC值，该增加的寄生RLC值降低了系统的性能。外部的无源元件还可需要至IC裸晶的、用于外部传感线连接的附加引脚。
[0014]因此，公布了一种半导体封装器件，所述半导体封装器件包括一个或多个在其中封装的无源能量元件。在一实施例中，半导体封装器件包括具有第一表面和第二表面的半导体基底。所述半导体基底包括一个或多个集成电路，所述集成电路接近第一表面(即与第一表面相邻、在第一表面中或第一表面上)形成。半导体封装器件还包括在第二表面之上定位的一个或多个无源能量元件。例如，所述无源能量元件可表面贴装至第二表面。示例性无源能量元件可包括、但并非必须限于:可包括电容器、电感器、电阻器等等。例如，在一实施例中，半导体封装器件包括贯穿基底通路(TSV)、诸如微TSV ( μ TSV)，所述贯穿基底通路提供无源能量元件与集成电路之间的内部电连接。半导体封装器件还包括装封结构，所述装封结构在第二表面之上设置并且至少部分地装封无源能量元件。通过结合半导体封装器件内的无源能量元件，相比外部定位的无源能量元件，RLC值可被降低。
[0015]示例性实施方式
[0016]图1A至图1C示出了晶圆级封装(WLP)器件，其包括一个或多个无源能量元件(例如电容器、电感器、电阻器等)，所述无源能量元件借助于在裸晶中形成的贯穿基底通路(TSV)与一个或多个集成电路裸晶连接。在一实施例中,集成电路裸晶可包括一个或多个电源管理集成电路(PMic)，所述电源管理集成电路构造成对一个或多个主系统提供电源管理功能。在其他的实施例中，集成电路裸晶可以为射频(RF)集成电路裸晶等。
[0017]现在参照图1A至图1C，描述了晶圆级半导体封装器件100。晶圆级封装器件100包括一个或多个裸晶(例如集成电路芯片)102，所述裸晶在诸如为晶圆104 —部分的半导体基底103内形成。如上所述，裸晶102包括集成电路105，所述集成电路构造成将功能性提供给一个或多个主系统等等。在实施例中，集成电路可包括数字电路、模拟电路、存储器电路、它们的结合等等。集成电路105可连接至在裸晶102之上部署的一个或多个传导层，例如接触垫、再分配层(RDL)等等。这些传导层提供了电接触，通过所述电接触集成电路与其他同器件100关联的元件(例如印刷电路板等)互连。传导层(例如接触垫)的数量和构型可取决于集成电路的复杂度和构型、裸晶102的尺寸和形状等等而改变。
[0018]如本文中所使用的，术语“半导体基底”指代由如下材料构造的基底，所述材料例如但不限于:硅、二氧化硅、氧化铝、蓝宝石、锗、砷化镓(GaAs)、硅锗合金和/或磷化铟(InP)0此外，为了本申请公开的目的，半导体基底可形成为半导体或电绝缘体，并且可包括既有半导体材料又有绝缘材料的层。例如，在实施例中，半导体基底可使用诸如二氧化硅的绝缘体与半导体材料层(例如在绝缘体上形成的硅)一起形成。诸如晶体管和二极管的电子元件可在半导体中制造。在其他实施例中，半导体基底可形成为绝缘体、介电体等等。
[0019]晶圆级封装器件100还包括一个或多个无源能量元件(图1A至图1C中所示的无源能量元件106、108)。在一个或多个实施例中，无源能量元件106、108包括电感器、电容器和/或电阻器。虽然图1A至图1C示出无源能量元件106指代电感器、以及无源能量元件108指代电容器，但是可以理解的是无源能量元件106、108可以互换。在特定的实施例中，无源能量元件106、108包括表面贴装型(SMT)能量元件。
[0020]如图1A至图1C中所示，晶圆级封装器件100包括多个附连凸块110。所述附连凸块110包括焊料凸块，其提供了在裸晶102之上部署的接触垫与印刷电路板表面上形成的对应垫之间的机械和/或电互连。在一个或多个实施例中，附连凸块110可由诸如锡-银-铜(Sn-Ag-Cu)合金焊料(即SAC)、锡-银(Sn-Ag)合金焊料、锡-铜(Sn-Cu)合金焊料等的无铅焊料制成。然而，想到的是可使用锡-铅(PbSn)焊料。使用晶圆级封装技术形成附连凸块110的示例性过程在以下更详细地描述。
[0021]凸块界面112可被施加至裸晶102的接触垫以提供接触垫与附连凸块110之间的可靠互连边界。例如，在如图1A至图1C所示的晶圆级封装器件100中，凸块界面112包括向集成电路芯片102的接触垫施加的垫(例如再分配)结构114。垫结构114可具有各种组分。例如，垫结构114可包括多层不同的金属层(例如铝(Al)、镍(Ni)、铜(Cu)、钒(V)、钛(Ti)等)，所述金属层用作为粘附层、扩散阻隔层、可焊层、氧化阻隔层等等。然而，其他柱状结构是有可能的。在其他实施例中，凸块界面112可包括焊球下金属化结构。
[0022]综合来看，附连凸块110以及关联的凸块界面112 (例如垫结构114)包括凸块组件116，所述凸块组件被构造成提供裸晶102至印刷电路板的机械和/或电互连。如图1A至图1C中所示，取决于各种设计的考虑，晶圆级封装器件100可包括一个或多个凸块组件116的阵列118。
[0023]能够想到的是裸晶(集成电路芯片)102可包括与裸晶102的前侧或表面118接近(例如邻近)的有源电路(集成电路105)。所述前侧被认为是接近凸块组件116 (例如远离无源能量元件106、108)的表面118。因而，表面120被认为是裸晶102的无源表面或后侧(例如没有有源电路)。晶圆级封装器件100还包括在表面118 (例如前侧)之上部署的一个或多个前侧再分配层122和在表面120 (例如后侧)之上部署的一个或多个后侧再分配层124。在该实施例中，再分配层122包括垫结构114。然而，可以理解的是，根据器件100的要求其他构型是可以的(例如再分配层122和垫结构114是相区分的层)。再分配层122、124包括再分配结构，所述再分配结构由薄膜金属型(例如铝、铜)改径和互连系统构成，所述系统将接触垫再分配给电界面(例如在本文更详细描述的凸块界面112、电界面132)的区域阵列。
[0024]如所示的,无源能量元件106、108在表面118之上定位并且电连接至后侧再分配层124(例如再分配层124A、124B、124C)。一个或多个后侧再分配层124与一个或多个前侧再分配层122电连接。在一实施例中，前侧再分配层122 (例如前侧再分配层122AU22B)提供至裸晶102的接触垫的电连接，还有至一个或多个凸块组件116的电连接。在特定实施例中，如图1A至图1C中所示，后侧再分配层124A、124C借助于贯穿基底通路(TSV) 128(TSV128A、128B)分别与前侧再分配层122A、122B电连接。在特定实施例中，TSV128可包括微TSV结构。TSV128至少大体上穿过基底103延伸(例如至少大体上延伸基底103的厚度(D))。在一个或多个实施例中，TSV128具有至少近似1:1至至少近似10:1的深宽比。TSV128包括沉积在其中的导电材料130，诸如铜、多晶硅等等。在特定实施例中，TSV128可具有范围从约五十微米(50 μ m)至约五微米(5 μ m)的大概尺寸以及范围从约五十微米(50 μ m)至约一百微米(100 μ m)的大概深度。
[0025]无源能量元件106、108借助于电界面132与相应的再分配层124 (124A、124B、124C)可通信地连接。如图1A至图1C中所示，电界面132可以以各种方式构造。例如，如图1A中所示，电界面132可包括至少大体上非球形的横截面形状，所述电界面由诸如锡-银-铜(SnAgCu)合金、锡-铅(SnPb)合金或锡-锑(Sn-Sb)合金的可焊接合金构成。在特定的实施例中，电界面132包括用于将无源能量元件106、108连接至对应的再分配层124的表面贴装垫。例如,表面贴装垫可具有大体上梯形的横截面形状。然而,应当理解的是可采用其他横截面形状(例如矩形、正方形、卵形、椭圆形等)。可以想到的是电界面132可具有相比附连凸块110的熔点更高的熔点，以当附连凸块110经受回流焊处理时至少大体上防止电界面132的回流。如图1A中所示，第一电界面132A将无源能量元件106连接至再分配层124A ;第二电界面132B和第三电界面132C分别将无源能量元件106、108连接至再分配层124B ;并且第四电界面132D将无源能量元件108连接至再分配层124D。因而，无源能量元件106、108被可通信地连接至前侧再分配层122AU22B (以及集成电路105)。
[0026]器件100还包括装封结构134，所述装封结构至少大体上装封无源能量元件106、108并且通过裸晶102支承。在一个或多个实施例中，装封结构134构造成对无源能量元件106、108提供机械和/或环境保护。装封结构134可包括模制复合物(例如包覆成型件)、陶瓷材料、塑料、环氧材料等等。装封结构134的宽度(Wl)至少大体上与裸晶102的宽度(W2)近似。在一实施例中，模制复合物至少大体上覆盖无源能量元件106、108。可使用机械加强组件135以提供机械强度并且控制器件100的平坦度。加强组件135可由多种适合材料构成，诸如但并不限于硅材料、氧化铝(Al2O3)材料、陶瓷材料、或42号合金。
[0027]图1B和图1C示出了本申请公开的附加实施例。如图1B中所示,无源能量元件106、108可在晶圆的一部分内形成(例如，无源能量元件106、108在裸晶内形成)在该实施例中，电界面132可包括附连凸块133，所述附连凸块提供无源能量元件106、108与对应的再分配层124之间的电连接。如所示的，底部填充件136至少部分地装封电界面132并且用于提供对电界面132的机械支承和/或环境保护。底部填充件136可至少部分地在第一保护层137 (例如介电材料等)之上沉积。在一实施例中，底部填充件136可被填充环氧或其他介电材料。如图1C中所示，在其他的实施例中，半导体基底138可在表面120之上定位并且借助于电界面132与再分配层124电连接。如所示的，半导体基底138在底部填充件136上支承。在该实施例中，半导体基底138包括单片无源能量元件基底(例如无源裸晶)，所述单片无源能量元件基底包括电阻器、电感器和/或电容器中的一种或多种。因而，多个无源能量元件(例如三个元件中的两个、全部三个元件)可在单片基底内形成。可以想到的是可采用倒装芯片处理以将电界面在相应的无源能量元件(无源能量元件106、108，在其中形成有无源能量元件的单片半导体基底)上定位并且然后将无源能量元件附接至后侧再分配层124。附加地，如图1A至图1C中所示，晶圆级封装器件100还可包括第二保护层140，所述第二保护层在表面118 (例如前侧)之上沉积以至少部分地对附连凸块110提供机械支承。第二保护层140可包括多个聚合物层，所述聚合物层在基底103的制造期间用于作为应力缓冲件。
[0028]示例件制诰讨稈
[0029]以下讨论描述用于制造半导体芯片封装件的示例性技术，所述半导体芯片封装件包括被封装在其中的一个或多个表面贴装型(SMT)无源能量元件，其中芯片封装件在晶圆级封装(WLP)过程中形成。在示例性实施例中，图2描绘了用于制造诸如为图1A至图1C中所示并且以上描述的示例性芯片封装件100的半导体器件的过程200。图3至图5示出了示例性半导体晶圆的、被采用以制造半导体器件300 (诸如图1A中所示的器件100)的部分。在所示的过程200中，半导体晶圆(例如基底)被处理(框202)以在其中形成集成电路。集成电路可以各种方式构造。例如，集成电路可为数字集成电路、模拟集成电路、混合信号集成电路、存储器电路等等。在特定的示例中，集成电路可为电源管理集成电路，其构造成管理电池要求、调节电压、管理充电功能等等。在一个或多个实施例中，可采用前道工序技术以在半导体晶圆(诸如图3中所示的晶圆302)中形成集成电路301。一旦集成电路301在晶圆302内形成，保护层(例如钝化层、介电层等)303在晶圆302之上形成以在制造和使用期间对集成电路提供保护。保护层303在晶圆302的前(例如有源)侧或表面304之上形成。
[0030]在形成凸块界面(凸块界面306 (例如焊料凸块308))之前，贯穿基底通路在半导体晶圆内形成(框204)。如图5中所示，第二保护层310在晶圆302的后(例如无源)侧或表面312之上形成(例如沉积)。如所示的，晶圆302已经被倒装(例如一旦晶圆302的前侧已被处理则进行倒装芯片处理)。第二保护层310然后被选择性地蚀刻以至少大体上去除部分保护层310。一个或多个微贯穿基底(例如硅)通路(TSV) 314然后在半导体晶圆内形成并且导电材料316 (例如铜、多晶硅等)在所述微贯穿基底通路内沉积。微TSV314的形成可包括(经由适合的蚀刻过程)选择性去除部分晶圆302，以使得TSV314从晶圆302的后侧延伸至晶圆302的前侧。TSV314 (314A、314B)用作提供晶圆的前侧与晶圆302的后侧之间的电连接。导电材料316可通过适合的沉积过程(诸如铜镶嵌过程等)沉积。在特定实施例中，微TSV314可具有从大约十微米(10 μ m)至大约二十微米(20 μ m)的大概尺寸以及从大约五十微米(50μηι)至大约一百微米(100 μ m)的大概深度。
[0031]一旦保护层在晶圆的前侧(表面)之上形成，焊料凸块在半导体晶圆之上形成(框206)。例如，焊球在凸块界面306 (例如柱结构、UBM、前侧再分配层等)之上定位并且被回流以形成焊料凸块(例如附连凸块)308 (参见图4)。在一实施例中，在放置和形成焊料凸块之前保护层303被选择性地蚀刻。
[0032]一个或多个再分配层在半导体晶圆的后侧之上形成(框208)。如图4中所示，再分配层316A、316B、316C在晶圆302的表面312之上沉积。一旦再分配层316A、316B、316C形成(沉积)，再分配层316A、316B、316C可被选择性地蚀刻以防止电串扰和/或电短路。一个或多个无源能量元件在半导体晶圆的后侧之上定位(例如表面贴装)并与之接触(框210)。如上所述，无源能量元件可包括电容器、电感器和/或电阻器。如图5中所示，无源能量元件318A、318B在再分配层316A、316B、316C之上定位并与之接触。无源能量元件318A、318B借助于电界面320 (SMT垫、焊料凸块等)与相应的再分配层316A、316B、316C电接触。如所示的，无源能量元件318A、318B借助于再分配层316A、316B、316C、TSV314以及附连界面306而与前侧(例如晶圆302的集成电路301等)电通信。
[0033]装封结构然后在半导体晶圆后侧上的半导体晶圆之上形成(框212)。装封结构(例如图5中所示的装封结构322)可包括包覆成型件324 (例如模制复合物)。模制复合物可包括液体或粉末材料，诸如环氧材料、树脂基材料和/或热塑橡胶材料。例如，在特定情况下，环氧骨料能与球形硅石填充材料一起使用。模制复合物可基于如下特性选择，所述特性包括但不限于:热膨胀系数(CTE)、挠曲模量、和/或颗粒尺寸。一旦形成装封结构，加强组件被附接至装封结构(框214)。如图5中所示，加强组件323附接至装封结构322以提供附加的强度以及控制结构322的翘曲度。在一些实施方式中，可对模制复合物使用传递成型处理。在一实施方式中，液态模制复合物可被使用以形成包覆成型件324。在其他实施方式中，可对模制复合物使用压模成型处理。例如，粒状模制复合物放置在压缩成型腔中，对模制复合物施加压力，并且然后维持热量和压力直至模制材料固化为止。应当指出的是模制复合物的厚度可被选择以防止压力对无源能量元件318A、318B的影响或使得所述影响最小化。例如，当使用压模成型时，模制复合物的厚度可被选择成比柱式无源能量元件318A、318B的高度更大。在一些实施方式中，可使用平面化以使包覆成型件的表面变得平坦(框216)。接下来，半导体基底可被单粒化以提供各独立的集成电路器件(框218)。例如，晶圆302可被单粒化以提供独立的芯片封装件，诸如芯片封装件100，所述芯片封装件在其中封装有无源能量元件，所述芯片封装件可用于(相比外部连接至无源能量元件的芯片封装件而言)降低RLC阻抗值。
[0034]益论
[0035]尽管已用专门针对结构特征和/或过程操作的语言描述了本申请的主题，应当理解的是所附权利要求书中的主题并非必须限定至上述特定特征或行为。实际上，以上描述的特定特征和行为被作为实施权利要求的示例性形式而公开。
【权利要求】
1.一种半导体封装器件，其包括: 半导体基底，其具有第一表面和第二表面，所述半导体基底包括接近第一表面形成的一个或多个集成电路； 至少一个无源能量元件，其在第二表面之上设置；以及 装封结构，其在第二表面之上设置，所述装封结构至少大体上装封所述至少一个无源能量元件。
2.根据权利要求1所述的半导体器件，还包括贯穿基底通路，所述贯穿基底通路至少大体上从第一表面延伸至第二表面，贯穿基底通路构造成将所述至少一个无源能量元件与所述一个或多个集成电路中的至少一个电连接。
3.根据权利要求2所述的半导体器件，还包括在第二表面之上形成的再分配层，所述再分配层构造成提供所述至少一个无源能量元件与贯穿基底通路之间的电连接。
4.根据权利要求1所述的半导体器件，还包括多个在第一表面之上设置的附连凸块。
5.根据权利要求4所述的半导体器件，其特征在于，所述多个附连凸块包括多个焊料凸块。
6.根据权利要求1所述的半导体器件，其特征在于，所述至少一个无源能量元件包括电容器、电感器或电阻器中的至少一个。
7.根据权利要求1所述的半导体器件，其特征在于，所述装封结构由在半导体基底的第二表面之上模制成型的包覆成型件构成。
8.根据权利要求1所述的半导体器件，还包括加强组件，其在所述装封结构之上设置以对所述装封结构提供机械强 度。
9.一种晶圆级半导体封装器件，其包括: 半导体基底，其具有第一表面和第二表面，所述半导体基底包括接近第一表面形成的一个或多个电源管理集成电路； 至少一个无源能量元件，其在第二表面之上设置； 装封结构，其在第二表面之上设置，所述装封结构至少大体上装封所述至少一个无源能量元件；以及 贯穿基底通路，所述贯穿基底通路至少大体上延伸穿过半导体基底，贯穿基底通路构造成将所述至少一个无源能量元件与所述一个或多个电源管理集成电路电连接。
10.根据权利要求9所述的半导体器件，还包括在第二表面之上形成的再分配层，所述再分配层构造成提供所述至少一个无源能量元件与贯穿基底通路之间的电连接。
11.根据权利要求9所述的半导体器件，还包括多个在第一表面之上设置的附连凸块，其中所述多个附连凸块中的至少一个借助于贯穿基底通路与所述至少一个无源能量元件电连接。
12.根据权利要求9所述的半导体器件，其特征在于，所述至少一个无源能量元件包括半导体基底，所述半导体基底在其中形成有电容器、电感器或电阻器中的至少一个。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体基底借助于在半导体基底之上设置的一个或多个焊料凸块与贯穿基底通路电连接。
14.根据权利要求13所述的半导体器件，还包括多个在第一表面之上设置的附连凸块，所述多个附连凸块具有第一熔点并且所述一个或多个焊料凸块具有第二熔点，第二熔点比第一熔点更高。
15.一种用于制造晶圆级封装件的方法，其包括: 处理半导体晶圆，以在其中形成一个或多个集成电路，所述半导体晶圆具有第一表面和第二表面，所述一个或多个集成电路接近第一表面； 在所述半导体晶圆中形成贯穿基底通路，所述贯穿基底通路至少大体上从第一表面延伸至第二表面；以及 将无源能量元件在第二表面之上定位，所述无源能量元件借助于贯穿基底通路与所述一个或多个集成电路电连接。
16.根据权利要求15所述的方法，还包括: 在第二表面之上形成再分配层，所述再分配层电连接于贯穿基底通路和无源能量元件；以及 在第二表面之上形成装封结构，所述装封结构至少大体上装封所述无源能量元件。
17.根据权利要求16所述的方法，其特征在于，所述装封结构包括在第二表面之上模制成型的包覆成型件。
18.根据权利要求15所述的方法，还包括将加强组件附接至所述装封结构。
19.根据权利要求15所 述的方法，其特征在于，所述无源能量元件包括电容器、电感器或电阻器中的至少一个。
20.根据权利要求15所述的方法，其特征在于，在贯穿基底通路中沉积导电材料。
【文档编号】H01L23/31GK103681576SQ201310414914
【公开日】2014年3月26日 申请日期:2013年9月12日 优先权日:2012年9月14日
【发明者】P·R·哈珀 申请人:马克西姆综合产品公司