三维单浮栅非易失性存储器装置制造方法
【专利摘要】本发明提供了一种以三维鳍式金属氧化物半导体场效应晶体管工艺技术为基础的三维单浮栅非易失性存储器装置，包含一金属浮栅和两个半导体鳍片。该金属浮栅通过储存电荷可改变鳍式金属氧化物半导体场效应晶体管的阈值电压，该金属浮栅跨越该两个半导体鳍片且形成于耦合介电层及穿隧介电层的上方，而耦合介电层及穿隧介电层形成于该两个半导体鳍片的表面上。具有同型杂质的其一半导体鳍片形成该单浮栅非易失性存储器装置的控制栅。在另一半导体鳍片中，位于该金属浮栅下方的通道区被掺杂了相反型杂质，而位于该金属浮栅侧边的源极和漏极则被掺杂了同型杂质。
【专利说明】三维单浮栅非易失性存储器装置
【技术领域】
[0001 ] 本发明是有关于一种三维(3-Dimension，3-D)半导体非易失性存储器(non-volatile memory, NVM)单元装置(cell device)。本发明的半导体非易失性存储器单元装置可以应用于20纳米以下工艺技术世代(process technology node)的制造标准互补式金属氧化物半导体场效应晶体管(complementary metal-oxi de-semi conductorfield effect transistor,CMOSFET)的先进鳍式场效应晶体管(fin-shape field effecttransistor, finFET)工艺技术来进行制作。特别地，本发明的三维单浮栅非易失性存储器(single floating gate NVM, SFGNVM)装置是由一个用以储存电荷(charge)的金属浮栅以及两个分别当作MOSFET主体(body)和控制栅(control gate)的半导体鳍片(fin)所构成。
【背景技术】
[0002]互补式金氧半导体(CMOS)工艺已成为特定应用集成电路(Application SpecificIntegrated Circuit, ASIC)最普遍的工艺。一特定应用集成电路是于单一集成电路或芯片(chip)上,包含装置(device)或系统(system)的特定功能。在数字时代，几乎所有的电子装置或设备皆由集成电路芯片控制及操作。针对各种不同的应用，若硬件具有将不同功能实现于同一电路的能力，在经济效益上是可取的。因此，因应不同的应用，集成电路或芯片必须具备修改该特定功能或组态(configuration)的弹性。例如，初始编程(initialprogramming)及组态一微处理器(microprocessor)时，需要有一可编程非易失性存储器来储存编程指令(progra_ed instruction)。即使在供给电子系统的电力被切断(off)时，该非易失性存储器仍会保留所储存的数字信息。当电子系统被导通(on)时，即可恢复(recall)所储存的数字信息或指令。此外，在开发过程中，可容许随时更改编程指令而无须改变硬件。在电子系统中，非易失性存储器的储存编程指令及数据的任务是由电子可擦洗可编程只读存储器(electrical erasable programmable read-only memory, EEPR0M)装置所完成。EEPROM是一半导体非易失性存储器，经由施加电压偏压于其存储器装置的电极，可擦洗(erase)和编程该EEPR0M。
[0003]在传统EEPROM工艺中，EEPROM存储器单元的控制栅被制造而形成于一隔离导电层的上方，例如用以储存电荷的浮栅或是如氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,0N0)的介电层堆叠(stack of dielectric layers)的上方，而该控制栅及该隔离导电层都位在娃通道表面(silicon channel surface)的上方。然而,广泛应用在大多数ASIC制造的传统CMOS工艺,只有单一导电栅层(conducting gate layer)作为逻辑MOSFET装置的切换栅(switching gate)。该EEPROM工艺需要多一些工艺步骤来制作额外的电荷存储层，例如:薄膜沉积(film deposition)、刻蚀(etch)及使图案成型(pattern)的光刻蚀(photolithography)。相较于传统CMOS工艺,这些额外的工艺步骤导致制造成本增加、工艺复杂度增加、影响良率及较长的工艺工时。因此，对于嵌入式EEPROM ASIC而言，如何利用与CMOS基线(baseline)工艺相容方式来制造出无额外存储层的EEPROM，是业界面临的难题。
[0004]同时，在缩小化(scale down)MOSFET装置以增加IC较高的装置密度及性能的进程上，如图1A所示的传统MOSFET装置的平面构造(planar structure)在20纳米以下的工艺技术世代已达到一个极限。平面构造MOSFET的恶化的短通道界限(short channelmargin)变成缩小化MOSFET装置的主要障碍。为了解决此障碍，图1B所示的三维鳍式场效应晶体管装置已成20纳米以下的工艺技术世代的主流MOSFET装置。
[0005]另一方面，在缩小化小于20纳米工艺技术世代的半导体NVM装置方面，由于光刻蚀(lithographic)和刻蚀工艺的极限，比如双栅对准(double-gate alignment)和于堆叠双栅工艺的超高(ultra-high)非等向性(an-1sotropic)刻蚀深宽比(aspect ratio),传统半导体NVM装置同样正碰到浮栅NVM装置的障碍。
【发明内容】
[0006]本发明提供一种以三维鳍式金属氧化物半导体场效应晶体管工艺技术为基础的三维单浮栅非易失性存储器装置，以解决利用与CMOS基线工艺相容方式来制造出无额外存储层的EEPROM的难题，同时，突破在20纳米及小于20纳米的堆叠双栅的工艺能力的限制。
[0007]为了实现上述目的，本发明实施例提供一种三维单浮栅非易失性存储器装置，所述三维单浮栅非易失性存储器装置包含:一第一半导体鳍片，具有一第一端和第二端，且沿着自所述第一端到所述第二端的第一方向延伸，所述第一半导体鳍片包含:一源极区，位于所述第一端；一漏极区，位于所述第二端；以及一通道区，延伸于所述源极区和所述漏极区之间；一第二半导体鳍片，实质上以平行于所述第一半导体鳍片的方向作延伸，而且与第一半导体鳍片相隔；以及一浮栅，形成于所述第一半导体鳍片和所述第二半导体鳍片的上方，且与所述第一半导体鳍片和所述第二半导体鳍片电性绝缘，所述浮栅沿着一第二方向延伸而且完全覆盖所述通道区；其中，所述通道区的电传导型相反于所述源极区以及所述漏极区；以及其中，所述第一方向实质上垂直于所述第二方向。
[0008]本发明的有益效果在于，通过本发明，以与CMOS基线工艺相容方式来制造出无额外存储层的EEPR0M，可以在保证良率的前提下降低成本、简化工艺复杂度并缩短工艺工时，同时，还可以符合20纳米以下的CMOS工艺技术的要求。
【专利附图】
【附图说明】
[0009]图1A是现有技术的二维MOSFET的剖面图；图1B是现有技术的三维MOSFET的三维视图；
[0010]图2是根据本发明的一实施例，显示SFGNVM装置的三维视图；
[0011]图3A和图3B分别是不同组态的三维鳍式SFGNVM装置的等效电路示意图，图3A显示该SFGNVM装置具有相互隔离的控制栅和浮栅(电容耦合组态)，图3B显示该SFGNVM装置具有相连接的控制栅和浮栅(直接耦合组态)；
[0012]图4A和图4B分别以对数和线性比例，显示被紫外线照射后的具直接耦合组态和电容耦合组态的SFGNVM装置的漏极电流对控制栅电压的特性曲线；
[0013]图5显示SFGNVM装置在被擦洗、编程和本质状态下，测量到的不同漏极电流对控制栅电压的特性曲线；
[0014]图6是根据本发明的另一实施例，显示一制造于整块(bulk)半导体上的SFGNVM装置的三维视图。
[0015]附图标记
[0016]200、600 三维 SFGNVM 装置
[0017]201、601 硅基底
[0018]202氧化物绝缘体
[0019]210、610 源极
[0020]220、620 漏极
[0021]230A、230B、630A、630B 半导体鳍片
[0022]240、640 通道区
[0023]250、650穿隧氧化物
[0024]251、651稱合介电层
[0025]260、660 浮栅
[0026]603沟槽氧化物
[0027]602高浓度杂质半导体
【具体实施方式】
[0028]以下的说明将举出本发明的多个较佳的示范实施例，熟悉本领域者应可理解，本发明可采用各种可能的方式实施，并不限于下列示范的实施例或实施例中的特征。
[0029]为了符合现有技术中20纳米以下的CMOS工艺技术世代的嵌入式非易失性存储器储存的需求，本发明提供一种三维鳍式场效应晶体管工艺技术为基础的半导体NVM装置。本发明的三维单浮栅非易失性存储器(SFGNVM)装置为单栅装置且与三维鳍式场效应晶体管工艺完全相容，在本发明的工艺技术中，未引进任何新工艺或非传统材料。同时，因为本发明的SFGNVM装置为单栅装置，所以在20纳米及小于20纳米的堆叠双栅的工艺能力限制便自动卸除。
[0030]图2显示本发明以三维鳍式金属氧化物半导体场效应晶体管(MOSFET)为基础的三维单浮栅非易失性存储器(SFGNVM)装置200。本发明的三维SFGNVM装置200形成于一隔离表面(isolation surface) 202上，该隔离表面202位于一娃基底(siliconsubstrate) 201的上方。该三维SFGNVM装置200由一金属浮栅260和两个半导体鳍片230A与230B所构成。具有同型(type)杂质(impurity)的半导体鳍片230A被该金属浮栅260所包覆，且该金属浮栅260形成于一稱合介电层(coupling dielectric) 251的上方,而该耦合介电层251形成于半导体鳍片230A的表面上。该半导体鳍片230A形成该三维SFGNVM装置200的控制栅。在另一半导体鳍片230B中，具有同型杂质的源极210和漏极220形成于该金属浮栅260的侧边，而具有与源极210、漏极220和该控制栅230A相反型的杂质的通道区240被该金属浮栅260所包覆，且该金属浮栅260形成于一穿隧介电层(tunnelingdielectric) 250的上方，同时该穿隧介电层250形成于半导体鳍片230B的表面上。该金属浮栅260、该通道区240、该源极210和该漏极220形成鳍式MOSFET的主体(body)。
[0031]图3A是本发明SFGNVM装置的等效电路示意图，该SFGNVM装置具有相互隔离的控制栅 230A和浮栅 260 (以下称为电容I禹合组态(capacitance-coupling configuration))。该浮栅260和该控制栅230A之间的电容值以及该浮栅260和该通道区240之间的电容值分别以Ccg以及Csros代表。经由施加一控制栅电压Va，从该浮栅260经由该半导体鳍片控制栅230Α的电容耦合，使场效应晶体管功能于该SFGNVM装置200的通道区240中开始运作。根据图3Α的SFGNVM装置电容耦合组态(控制栅-浮栅-通道的串联电容)的示意图，在该浮栅260的电位Vf表示为:Vf=(VraXCK)，其中Va是一施加的控制栅电压，Ce是一耦合比率(coupling ratio)，表示式如下。图 3B是SFGNVM装置的示意图，该 SFGNVM装置具有相连接的控制栅230A和浮栅260 (以下称为直接耦合组态(direct-couplingconfiguration))。如图3B所示，当直接施加一栅电压至该控制栅230A和该浮栅260时，此等同直接施加一栅电压至该MOSFET装置，而从该控制栅230A至该浮栅260没有产生电容耦合，也就是该控制栅230A和该浮栅260间没有电压差。
[0032]图4A和图4B分别以对数和线性比例，显示直接耦合组态和电容耦合组态的MOSFET装置的控制栅电压对漏极电流的特性曲线(characteristic curve)。当该SFGNVM装置200曝露于紫外线(ultra-violet，UV)照射后，在其浮栅内便没有储存电荷。假设测量到的该SFGNVM装置的耦合比率Ck等于0.5，直接耦合组态的阈值电压(thresholdvoltage)VthD和电容耦合组态的阈值电压VthJl]大致呈现以下的关系:VthD~(CKXVthc)。图4B中以线性比例表示直接耦合组态和电容耦合组态的漏极“导通(on) ”电流对控制栅电压的两条曲线的斜率比(s2/sl)大致呈现以下的关系:S2/S1=CK=0.5。请注意，上述耦合比率的数值是作为举例之用，非本发明的限制。
[0033]半导体NVM装置储存电荷于一层电荷存储材质，例如在MOSFET通道表面上方的金属浮栅。存储层中的电荷量可影响阈值电压，该阈值电压施于控制栅以导通该MOSFET装置通道。例如，该半导体 NVM装置的阈值电压因该浮栅储存电子(负电荷)而偏移(shift)至一较高阈值电压，以及因该浮栅储存电洞(正电荷)而偏移至一较低阈值电压。该阈值电压偏移量可表示如下:Λ Vthe=-QA^e,其中Q是储存在该浮栅上的电荷量,而Cra是该控制栅230Α和该浮栅260间的耦合电容值。图5显示SFGNVM装置的漏极电流对控制栅电压的不同的特性曲线。具有电子的浮栅的被编程(Programmed)SFGNVM装置的特性曲线平行偏移至较高阈值电压Vthp(向右移)，而被擦洗SFGNVM装置的特性曲线平行偏移至较低阈值电压VtlJ向左移)，其中Vthp和Vtte分别代表一被编程SFGNVM装置和一被擦洗SFGNVM装置的阈值电压。位于中间的特性曲线具本质(intrinsic)阈值电压Vthe的SFGNVM装置，该具本质(intrinsic)阈值电压Vttt的SFGNVM装置在被紫外线照射后的状态，没有电荷储存在该浮栅260上。
[0034]当施加一控制栅电压Vra(VtheOa^Vthp)于该SFGNVM装置200的控制栅230A时，具较低阈值电压的被擦洗SFGNVM装置会被导通，而具较高阈值电压的被编程SFGNVM装置则仍在被切断状态。就储存数字数据“O”和“ I ”而言，可分别定义具较高阈值电压的编程状态为数据“0”，而具较低阈值电压的擦洗状态为数据“1”，反之亦然。因为储存于该浮栅260上的电荷至少可保留10年，所以用该编程状态和该擦洗状态表示的储存数据为非易失性。经由改变该阈值电压(编程和擦洗)，可将“O”或“ I”的非易失性储存于该SFGNVM装置 200。
[0035]形成半导体鳍片230A与230B当作该MOSFET的控制栅和主体的一实施例中，将一娃上绝缘体(silicon-on-1nsulator)娃片(wafer)图案成型和刻蚀,而于氧化物绝缘体202和硅基底201的上方形成多个硅鳍片。作为控制栅的半导体鳍片230A被选择性地掺杂了(dope) —高浓度杂质，而作为该MOSFET主体的半导体鳍片230B被选择性地掺杂了一低浓度杂质以形成该MOSFET是通道区240，该低浓度杂质的电传导型(conductivitytype)相反于该高浓度杂质。利用快速热工艺(rapid thermal process),生长一层薄氧化物(10~20埃(angstrom，A))于所有半导体鳍片230A与230B的表面上。沉积一层厚氧化物(60~70埃)至作为该MOSFET主体的半导体鳍片230B以形成一穿隧氧化物250。同时，沉积相同于该穿隧氧化物250的物质或是一高介电值薄膜(high-k dielectric film)堆叠至作为该控制栅的半导体鳍片230A的表面上以形成一耦合介电层251。然后，经由沉积、图案成型和刻蚀一层金属薄膜，以形成该金属浮栅260。生长一层具同杂质的原位掺杂外延薄膜(in-situ doped epitaxial film)以形成该SFGNVM装置200的源极210、漏极220和控制栅230A。在上述工艺完成后，便形成该SFGNVM装置200。请注意，上述形成该SFGNVM装置200的工艺步骤是标准工艺步骤，且能合并使用于制造CMOS的鳍式M0SFET。
[0036]形成半导体鳍片630A与630B当作MOSFET的控制栅和主体的另一实施例中，如图6所示，具有一埋入层(buried layer) 602及一娃基底601的整块外延(bulk epitaxial)硅片经由图案成型和刻蚀而形成多个半导体鳍片，其中该埋入层602为一高浓度杂质半导体，并位在该娃基底601的 上方。利用沟槽氧化物(trench oxide)603半填满该些半导体鳍片630A与630B。当作控制栅的半导体鳍片630A被选择性地掺杂一高浓度杂质，而当作MOSFET主体的半导体鳍片630B则被选择性地掺杂一低浓度杂质以形成该MOSFET的通道区640，该低浓度杂质的电传导型相反于该高浓度杂质。利用快速热工艺，生长一层薄氧化物(10~20埃)于所有半导体鳍片630A与630B的表面上。沉积一层厚氧化物(60~70埃)至作为该MOSFET主体的半导体鳍片630B以形成一穿隧氧化物650。同时，沉积相同于该穿隧氧化物650的物质或是一高介电值薄膜堆叠至作为该控制栅的半导体鳍片630A的表面上以形成一耦合介电层651。然后，经由沉积、图案成型和刻蚀一层金属薄膜，以形成该金属浮栅660。生长一层具同杂质的原位掺杂外延薄膜以形成该SFGNVM装置600的源极610、漏极620和控制栅630A。在上述工艺完成后，便形成该SFGNVM装置600。请注意，上述形成该SFGNVM装置600的工艺步骤是CMOS的标准工艺步骤，且能合并使用于制造CMOS的鳍式MOSFET。
[0037]综上所述，通过本发明，以与CMOS基线工艺相容方式来制造出无额外存储层的EEPR0M，可以在保证良率的前提下降低成本、简化工艺复杂度并缩短工艺工时，同时，还可以符合20纳米以下的CMOS工艺技术的要求。
[0038]以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该行业者可进行各种变形或变更，均应落入本发明的权利要求范围。
【权利要求】
1.一种三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置包含: 一第一半导体鳍片，具有一第一端和第二端，且沿着自所述第一端到所述第二端的第一方向延伸，所述第一半导体鳍片包含: 一源极区，位于所述第一端； 一漏极区，位于所述第二端；以及 一通道区，延伸于所述源极区和所述漏极区之间； 一第二半导体鳍片，以平行于所述第一半导体鳍片的方向作延伸，而且与第一半导体鳍片相隔；以及 一浮栅，形成于所述第一半导体鳍片和所述第二半导体鳍片的上方，且与所述第一半导体鳍片和所述第二半导体鳍片电性绝缘，所述浮栅沿着一第二方向延伸而且完全覆盖所述通道区； 其中，所述通道区的电传导型相反于所述源极区以及所述漏极区；以及 其中，所述第一方向垂直于所述第二方向。
2.根据权利要求1所述的三维单浮栅非易失性存储器装置，其特征在于，所述第二半导体鳍片作为一控制栅。
3.根据权利要求1所述的三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置 更包含: 一基底；以及 一隔离层，形成在所述基底上方； 其中所述第一半导体鳍片和所述第二半导体鳍片形成在所述隔离层上方；以及 其中所述浮栅沿着所述第二方向覆盖部分的所述隔离层。
4.根据权利要求1所述的三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置更包含: 一基底; 一外延硅结构，包含一生长于所述基底上的高浓度杂质埋入层；以及 多个沟槽，沿着所述第一半导体鳍片和所述第二半导体鳍片的侧壁而形成； 其中所述第一半导体鳍片和所述第二半导体鳍片形成于所述外延硅结构之上； 其中所述多个沟槽被一绝缘材质填补至一预定高度；以及 其中所述浮栅更沿着所述第二方向覆盖部分的所述绝缘材质。
5.根据权利要求2所述的三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置更包含: 一穿隧介电层，位在所述通道区和所述浮栅之间；以及 一耦合介电层，位在所述第二半导体鳍片和所述浮栅之间。
6.根据权利要求5所述的三维单浮栅非易失性存储器装置，其特征在于，当一电压Vra被施加至所述控制栅时，所述浮栅的电压Vf表示如下:Vf= (VcgXCe)，其中Ck=Ck;/ (Ccg+Cmos)，以及其中Ccg为所述浮栅和所述控制栅间的电容值以及Cmos为所述浮栅和所述通道区间的电容值。
7.根据权利要求5所述的三维单浮栅非易失性存储器装置，其特征在于，所述三维单浮栅非易失性存储器装置的阈值电压偏移量Λ Vth。表示如下= AVttt=-QA^，其中Q是在所述浮栅上的电荷量，而Cra是所述控制栅和所述浮栅间的耦合电容值。
8.根据权利要求5所述的三维单浮栅非易失性存储器装置，其特征在于，当所述浮栅内没有电荷储存时，一阈值电压Vtho接近于(VthcXCK)，其中Ck=Ck;/(Ca+CMJ，其中Ccg为所述浮栅和所述控制栅间的电容值，而Csros为所述浮栅和所述通道区间的电容值，其中Vtho为所述三维单浮栅非易失性存储器装置将所述浮栅和所述控制栅相连接时的阈值电压，以及其中Vttt为所述三维单浮栅非易失性存储器装置的本质阈值电压。
9.根据权利要求5所述的三维单浮栅非易失性存储器装置，其特征在于，当一电压Vra同时被施加至所述控制栅和所述浮栅时，从所述控制栅到所述浮栅不会产生电容耦合。
10.根据权利要求1所述的三维单浮栅非易失性存储器装置，其特征在于，所述浮栅和所述第一半导体鳍片形成一鳍式金属氧化物半导体场效应晶体管的主体。
11.根据权利要求5所述的三维单浮栅非易失性存储器装置，其特征在于，所述第二半导体鳍片为被掺杂了具第一浓度的第一电传导型的第一杂质，而所述通道区为被掺杂了具第二浓度的第二电传导型的第二杂质，以及其中所述第一浓度高于所述第二浓度，且所述第一电传导型相反于所述第二·电传导型。
【文档编号】H01L27/115GK103715198SQ201310451446
【公开日】2014年4月9日 申请日期:2013年9月27日 优先权日:2012年10月4日
【发明者】王立中 申请人:闪矽公司