半导体装置及其制法
【专利摘要】一种半导体装置及其制法，该半导体装置包括：具有多个导电穿孔的半导体基板、形成于该半导体基板上的缓冲材、以及分别形成于各该导电穿孔的端面上并覆盖该缓冲材的多个电性接触垫，以当于该电性接触垫上进行回焊制程时，可藉该缓冲材降低回焊时因热所产生的残留应力，所以能避免该电性接触垫上的接点出现破裂。
【专利说明】半导体装置及其制法
【技术领域】
[0001]本发明涉及一种半导体装置，尤指一种能提高信赖性及产品良率的半导体装置及其制法。
【背景技术】
[0002]随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(Chip Scale Package, CSP)、芯片直接贴附封装(Direct Chip Attached, DCA)或多芯片模块封装(Multi — Chip Module, MCM)等覆晶型态的封装模块、或将芯片立体堆栈化整合为三维集成电路(3D IC)芯片堆栈技术等。
[0003]图1为现有半导体封装件I的剖面示意图，该半导体封装件I通过于一封装基板18与半导体芯片11之间设置一娃中介板(Through Silicon interposer, TSI) 10,该娃中介板10具有导电娃穿孔(Through-silicon via, TSV)100及形成于该导电娃穿孔100上的线路重布结构(Redistribut1n layer, RDL) 15,令该线路重布结构15藉由多个导电组件14电性结合间距较大的封装基板18的焊垫180，并以粘着材12包覆该些导电组件14，而间距较小的半导体芯片11的电极垫110藉由多个焊锡凸块13电性结合该导电硅穿孔100，再以粘着材12包覆该些焊锡凸块13。
[0004]若该半导体芯片11直接结合至该封装基板18上，因半导体芯片11与封装基板18两者的热膨胀系数的差异甚大，所以半导体芯片11外围的焊锡凸块13不易与封装基板18上对应的焊垫180形成良好的接合，致使焊锡凸块13自封装基板18上剥离。另一方面，因半导体芯片11与封装基板18之间的热膨胀系数不匹配(mismatch),其所产生的热应力(thermal stress)与翅曲(warpage)的现象也日渐严重,致使半导体芯片11与封装基板18之间的电性连接可靠度(reliability)下降，且将造成信赖性测试的失败。
[0005]因此，藉由半导体基材制作的硅中介板10的设计，其与该半导体芯片11的材质接近，所以可有效避免上述所产生的问题。
[0006]此外，藉由该硅中介板10的设计，半导体封装件I除了避免前述问题外，相较于覆晶式封装件，其长宽方向的面积可更加缩小。例如，一般覆晶式封装基板最小的线宽/线距仅能制出12/12 μ m，而当半导体芯片的电极垫(1/0)数量增加时，以现有覆晶式封装基板的线宽/线距并无法再缩小，所以须加大覆晶式封装基板的面积以提高布线密度，才能接置高1/0数的半导体芯片。反观第I图的半导体封装件1，因该硅中介板10可采用半导体制程做出3/3 μ m以下的线宽/线距，所以当该半导体芯片11具高1/0数时，该硅中介板10的长宽方向的面积足以连接高1/0数的半导体芯片11，所以不需增加该封装基板18的面积，使该半导体芯片11经由该硅中介板10作为一转接板而电性连接至该封装基板18上。
[0007]又，该硅中介板10的细线/宽线距特性而使电性传输距离短，所以相较于直接覆晶结合至封装基板的半导体芯片的电性传输速度(效率)，形成于该硅中介板10上的半导体芯片11的电性传输速度(效率)更快(更高)。
[0008]然而，前述现有半导体封装件I的制法中，该导电组件14经由回焊以将该硅中介板10焊接至封装基板18，此时因热所产生的残留应力会集中在该些导电组件14与该些导电硅穿孔间的交界面，如第I图所示的应力集中处K，使得该些导电组件14与导电硅穿孔100 (或该线路重布结构15)之间会出现破裂(crack)的情形，因而降低该半导体封装件I的信赖性及产品的良率。
[0009]此外，相同问题也可能发生于该半导体芯片11与该硅中介板10之间的焊锡凸块13上，致使焊锡凸块13与导电硅穿孔100之间会出现破裂(crack)的情形，如图1所示的应力集中处K’。
[0010]因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
【发明内容】
[0011]鉴于上述现有技术的种种缺失，本发明的主要目的为提供一种半导体装置及其制法，能避免该电性接触垫上的接点出现破裂。
[0012]本发明的半导体装置，包括:半导体基板，其具有多个导电穿孔，且该导电穿孔的端面外露于该半导体基板；缓冲材，其形成于该半导体基板上并外露出该导电穿孔的端面；以及多个电性接触垫，其分别形成于各该导电穿孔的端面上且电性连接该导电穿孔，并覆盖该缓冲材。
[0013]本发明还提供一种半导体装置的制法，其包括:提供一具有多个导电穿孔的半导体基板，且该导电穿孔的端面外露于该半导体基板；形成缓冲材于该半导体基板上并外露出该导电穿孔的端面；以及形成多个电性接触垫于各该导电穿孔的端面上，使该电性接触垫电性连接该导电穿孔，且该电性接触垫覆盖该缓冲材。
[0014]前述的半导体装置及其制法中，该半导体基板表面还具有绝缘层，使该缓冲材形成于该绝缘层上。例如，该绝缘层的表面与该导电穿孔的端面齐平，且形成该绝缘层的材质为氧化硅、氮化硅或聚对二唑苯。
[0015]前述的半导体装置及其制法中，该缓冲材位于该导电穿孔的端面周围，例如，该缓冲材与该导电穿孔的端面边缘对齐。
[0016]前述的半导体装置及其制法中，该缓冲材还形成于该导电穿孔的端面的局部表面上。
[0017]本发明还提供一种半导体装置，包括:半导体基板，具有多个导电穿孔，该导电穿孔的端面外露于该半导体基板；线路重布结构，其形成于该半导体基板与该导电穿孔的端面上并电性连接各该导电穿孔，且该线路重布结构具有多个垫部；缓冲材，其形成于各该垫部的局部表面上；以及多个电性接触垫，其分别形成于各该垫部上且电性连接该垫部，并覆盖该缓冲材。
[0018]本发明又提供一种半导体装置的制法，其包括:提供一具有多个导电穿孔的半导体基板，该些导电穿孔的端面外露于该半导体基板；形成线路重布结构于该半导体基板与各该导电穿孔的端面上，且该线路重布结构具有多个垫部；形成缓冲材于该垫部的局部表面上；以及形成多个电性接触垫于各该垫部上，使该电性接触垫电性连接该垫部，且该电性接触垫覆盖该缓冲材。
[0019]前述的半导体装置及其制法中，该半导体基板表面还具有绝缘层，使该线路重布结构形成于该绝缘层上。例如，该绝缘层的表面与该导电穿孔的端面齐平，且形成该绝缘层的材质为氧化硅、氮化硅或聚对二唑苯。
[0020]前述的半导体装置及其制法中，该线路重布结构具有相叠的至少一线路层与介电层，该线路层具有该垫部，且该线路层电性连接该导电穿孔，又该介电层形成于该线路层上并具有开孔，以令该垫部外露于该开孔。例如，该缓冲材对应该开孔的孔壁而位于该垫部的边缘，且形成该介电层的材质为氧化硅、氮化硅或聚对二唑苯。
[0021]前述的两种半导体装置及其制法中，该半导体基板为含硅的板体。
[0022]前述的两种半导体装置及其制法中，该缓冲材呈环状。
[0023]前述的两种半导体装置及其制法中，该缓冲材为聚酰亚胺、聚对二唑苯或苯环丁烯。
[0024]另外，前述的两种半导体装置及其制法中，还包括形成凸块底下金属层于该电性接触垫上。
[0025]由上可知，本发明的半导体装置及其制法，藉由缓冲材的设计，以于该电性接触垫上回焊导电组件时，藉该缓冲材降低回焊时因热所产生的残留应力，所以相较于现有技术，本发明能避免该些导电组件与导电穿孔之间出现破裂，因而能提高该半导体装置的信赖性及广品的良率。
【专利附图】
【附图说明】
[0026]图1为现有半导体封装件的剖面示意图；
[0027]图2A至图2E为本发明的半导体装置的制法的第一实施例的剖面示意图；其中，图2C’及图2C”为图2C的不同实施例的上视图，图2D’及图2D”为图2D的其它实施例；以及
[0028]图3A至图3E为本发明的半导体装置的制法的第二实施例的剖面示意图；其中，图3D’为图3D的其它实施例，图3E’为图3E的其它实施例。
[0029]符号说明
[0030]I半导体封装件
[0031]10硅中介板
[0032]100导电硅穿孔
[0033]11半导体芯片
[0034]110电极垫
[0035]12粘着材
[0036]13焊锡凸块
[0037]14,24导电组件
[0038]15，35，35’线路重布结构
[0039]18封装基板
[0040]180焊垫
[0041]2,3半导体装置
[0042]20半导体基板
[0043]200导电穿孔
[0044]200a端面
[0045]200b铜材
[0046]200c绝缘材
[0047]201绝缘层
[0048]201a表面
[0049]21，21，，21”，21a, 21b 缓冲材
[0050]22，22’电性接触垫
[0051]23凸块底下金属层
[0052]350,350’介电层
[0053]350a开孔
[0054]351,351’线路层
[0055]352垫部
[0056]d间距。
【具体实施方式】
[0057]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
[0058]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0059]图2A至图2E为本发明的半导体装置2的制法的第一实施例的剖面示意图。
[0060]如图2A所示，提供一具有多个导电穿孔200的半导体基板20，该导电穿孔200的端面200a外露于该半导体基板20的表面。
[0061 ] 于本实施例中，该半导体基板20为含娃的板体,例如,娃中介板(Through SiliconInterposer, TSI)或玻璃基板，且该导电穿孔200为导电娃穿孔(Through-siliconvia, TSV)。
[0062]此外，该导电穿孔200为铜柱200b及环绕该铜柱200b的绝缘材200c所构成，但不以此为限。
[0063]又，该半导体基板20的表面为一绝缘层201，并使该绝缘层201的表面201a与该导电穿孔200的端面200a齐平，且形成该绝缘层201的材质为氧化硅(Si02)、氮化硅(SixNy)或聚对二唑苯(Polybenzoxazole, ΡΒ0)。
[0064]另外，因各该导电穿孔200处的制程均相同，所以以下图式仅以单一导电穿孔200处的制程做说明。
[0065]如图2B所示,形成一层缓冲材(Buffer Layer) 21’于该半导体基板20的绝缘层201与该导电穿孔200的端面200a上。
[0066]于本实施例中，该缓冲材21’为聚酰亚胺(Polyimide，PI )、聚对二唑苯(Polybenzoxazole, ΡΒ0)、苯环丁烯(Benzocyclclobutene, BCB)。
[0067]如图2C所示，图案化移除部分该缓冲材21’，使该缓冲材21位于该导电穿孔200的端面200a周围并外露出该导电穿孔200的端面200a。
[0068]于本实施例中，图案化后的缓冲材21为圆形环(Ring)，以环绕该导电穿孔200的端面200a，如图2C’所示；也可为矩形环(如图2C”所示的缓冲材21”)或其它几何形状的环。所述的环状可为连续(如图2C’所示)或断续(如图2C”所示)的形状。
[0069]如图2D所示，以电镀金属(如铜)方式形成一电性接触垫22于该导电穿孔200的端面200a上，使该电性接触垫22电性连接该导电穿孔200，且该电性接触垫22覆盖该缓冲材21。
[0070]于本实施例中，该缓冲材21与该导电穿孔200的端面200a之间具有间距d，而于其它实施例中，可使该缓冲材21a与该导电穿孔200的端面200a边缘对齐，如图2D’所示；或者，该缓冲材21b还形成于该导电穿孔200的端面200a的局部表面上，如图2D”所示。
[0071]如图2E所示，形成如焊球的导电组件24于该电性接触垫22上，以供接至半导体组件或封装基板上。
[0072]于本实施例中，可选择性地先形成一凸块底下金属层(Under BumpMetallurgy, UBM) 23于该电性接触垫22上，以结合如焊球的导电组件24。
[0073]此外，该凸块底下金属层23的构造与材质因种类繁多而无特别限制。
[0074]图3A至图3E为本发明的半导体装置3的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于形成线路重布结构，其它步骤的制程大致相同，所以不再赘述相同处。
[0075]如图3A及图3B所示，接续图2A的制程，进行线路重布层(Redistribut1nlayer, RDL)制程，即形成一线路重布结构35于该半导体基板20的绝缘层201与该导电穿孔200的端面200a上，令该线路重布结构35电性连接该导电穿孔200。
[0076]于本实施例中，该线路重布结构35包含相叠的一线路层351与一介电层350,该线路层351形成于该半导体基板20的绝缘层201上并电性连接该导电穿孔200，而该介电层350形成于该线路层351与该绝缘层201上，且该线路层351具有多个垫部352，又该介电层350形成有对应该垫部352的开孔350a，令该垫部352外露于该开孔350a。
[0077]此外，形成该介电层350的材质为氧化硅(Si02)、氮化硅(SixNy)或聚对二唑苯(Polybenzoxazole, ΡΒ0)ο
[0078]如图3C所示，形成缓冲材21于该垫部352的局部表面上。
[0079]于本实施例中，该缓冲材21对应该开孔350a的孔壁而环绕于该垫部352的边缘，以呈连续环状或断续环状。
[0080]如图3D所示，形成一电性接触垫22于该垫部352上，使该电性接触垫22电性连接该线路层351，且该电性接触垫22覆盖该缓冲材21。
[0081 ] 于本实施例中，该电性接触垫22仅位于该开孔350a中，而于其它实施例中，如图3D’所示，该电性接触垫22’也可延伸至该介电层350表面。
[0082]如图3E所示，形成一凸块底下金属层(UBM)23于该电性接触垫22上，以供结合如焊球的导电组件24。
[0083]另外，如图3E’所示，于进行线路重布层(RDL)制程时，该线路重布结构35’可具有多个相叠的线路层351,351’与介电层350，350’，且该垫部352为最外层的线路层351’的一部分。
[0084]本发明的制法中，主要藉由该电性接触垫22包覆该缓冲材21的设计，当该些导电组件24经由回焊以焊接至半导体芯片或封装基板时，该缓冲材21可大幅减少因热所产生的残留应力，且经实务验证的结果，本发明与现有技术相较下，约可减少24%的应力，所以相较于现有技术，本发明的半导体装置2，3能避免该些导电组件24出现破裂的情形，进而提高该半导体装置2，3的信赖性及产品的良率。
[0085]本发明提供一种半导体装置2，包括:具有多个导电穿孔200的一半导体基板20、形成于该半导体基板20上的缓冲材21、以及分别形成于各该导电穿孔200的端面200a上的多个电性接触垫22。
[0086]所述的半导体基板20为含硅的板体并具有一绝缘层201，且该绝缘层201的表面201a与该导电穿孔200的端面200a齐平，使该导电穿孔200的端面200a外露于该绝缘层201的表面201a。又，形成该绝缘层201的材质为氧化硅(Si02)、氮化硅(SixNy)或聚对二唑苯(Polybenzoxazole, ΡΒ0)。
[0087]所述的缓冲材21形成于该绝缘层201的表面201a上并外露出该导电穿孔200的端面200a，且形成该缓冲材21的材质为聚酰亚胺(Polyimide, PI)、聚对二唑苯(Polybenzoxazole, ΡΒ0)、苯环丁烯(Benzocyclclobutene, BCB)。
[0088]所述的电性接触垫22电性连接该导电穿孔200并覆盖该缓冲材21。
[0089]于一实施例中，该缓冲材21，21”呈环状。
[0090]于一实施例中，该缓冲材21，21a位于该导电穿孔200的端面200a周围，例如，该缓冲材21a与该导电穿孔200的端面200a边缘对齐。
[0091]于一实施例中，该缓冲材21b还形成于该导电穿孔200的端面200a的局部表面上。
[0092]本发明还提供一种半导体装置3，包括:具有多个导电穿孔200的一半导体基板20、形成于该半导体基板20与该导电穿孔200的端面200a上的一线路重布结构35，35’、形成于该线路重布结构35，35’上的缓冲材21、以及形成于该线路重布结构35，35’上的多个电性接触垫22。
[0093]所述的半导体基板20为含硅的板体并具有一绝缘层201，且该绝缘层201的表面201a与该导电穿孔200的端面200a齐平，使该导电穿孔200的端面200a外露于该绝缘层201的表面201a。又，形成该绝缘层201的材质为氧化硅(Si02)、氮化硅(SixNy)或聚对二唑苯(Polybenzoxazole, ΡΒ0)。
[0094]所述的线路重布结构35，35’形成于该绝缘层201上并电性连接该导电穿孔200，且该线路重布结构35，35’具有至少一垫部352。
[0095]所述的缓冲材21形成于该垫部352的局部表面上，且该缓冲材21为聚酰亚胺(Polyimide, PI )、聚对二唑苯(Polybenzoxazole, ΡΒ0)、苯环丁烯(Benzocyclclobutene, BCB)。
[0096]所述的电性接触垫22分别形成于各该垫部352上且电性连接该垫部352，并覆盖该缓冲材21。
[0097]于一实施例中，该缓冲材21，21”呈环状。
[0098]于一实施例中，该线路重布结构35，35’具有相叠的至少一线路层351，351’与至少一介电层350，350’，该线路层351，351’具有该垫部352，且该线路层351，351’电性连接该导电穿孔200，又该介电层350，350’形成于该线路层351，351’上并具有开孔350a，以令该垫部352外露于该开孔350a，使该缓冲材21对应该开孔350a的孔壁而位于该垫部352的边缘。另外，形成该介电层350,350’的材质为氧化硅(Si02)、氮化硅(SixNy)或聚对二唑苯(Polybenzoxazole, PB0)。
[0099]另外，所述的半导体装置2，3还包括凸块底下金属层23，其形成于该电性接触垫22上。
[0100]综上所述，本发明的半导体装置及其制法，藉由该电性接触垫覆盖该缓冲材的设计，以于该电性接触垫上进行回焊制程时，该缓冲材能大幅减少因热所产生的残留应力，以避免该电性接触垫上的接点出现破裂的情形。
[0101]上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
【权利要求】
1.一种半导体装置，其包括: 半导体基板，其具有多个导电穿孔，且该导电穿孔的端面外露于该半导体基板； 缓冲材，其形成于该半导体基板上并外露出该导电穿孔的端面；以及 多个电性接触垫，其分别形成于各该导电穿孔的端面上且电性连接该导电穿孔，并覆盖该缓冲材。
2.根据权利要求1所述的半导体装置，其特征在于，该半导体基板表面还具有绝缘层，使该缓冲材形成于该绝缘层上。
3.根据权利要求1所述的半导体装置，其特征在于，该缓冲材位于该导电穿孔的端面周围。
4.根据权利要求3所述的半导体装置，其特征在于，该缓冲材与该导电穿孔的端面边缘对齐。
5.根据权利要求1所述的半导体装置，其特征在于，该缓冲材还形成于该导电穿孔的端面的局部表面上。
6.一种半导体装置，包括: 半导体基板，其具有多个导电穿孔，该导电穿孔的端面外露于该半导体基板； 线路重布结构，其形成于该半导体基板与该导电穿孔的端面上并电性连接各该导电穿孔，且该线路重布结构具有多个垫部； 缓冲材，其形成于各该垫部的局部表面上；以及 多个电性接触垫，其分别形成于各该垫部上且电性连接该垫部，并覆盖该缓冲材。
7.根据权利要求6所述的半导体装置，其特征在于，该半导体基板表面还具有绝缘层，使该线路重布结构形成于该绝缘层上。
8.根据权利要求6或7所述的半导体装置，其特征在于，该线路重布结构具有相叠的至少一线路层与介电层，该线路层具有该垫部，且该线路层电性连接该导电穿孔，又该介电层形成于该线路层上并具有开孔，以令该垫部外露于该开孔。
9.根据权利要求8所述的半导体装置，其特征在于，形成该介电层的材质为氧化硅、氮化硅或聚对二唑苯。
10.根据权利要求8所述的半导体装置，其特征在于，该缓冲材对应该开孔的孔壁而位于该垫部的边缘。
11.根据权利要求1或6所述的半导体装置，其特征在于，该半导体基板为含硅的板体。
12.根据权利要求1或6所述的半导体装置，其特征在于，该缓冲材呈环状。
13.根据权利要求1或6所述的半导体装置，其特征在于，该缓冲材为聚酰亚胺、聚对二唑苯或苯环丁烯。
14.根据权利要求1或6所述的半导体装置，其特征在于，该装置还包括凸块底下金属层，其形成于该电性接触垫上。
15.根据权利要求2或7所述的半导体装置，其特征在于，该绝缘层的表面与该导电穿孔的端面齐平。
16.根据权利要求2或7所述的半导体装置，其特征在于，形成该绝缘层的材质为氧化硅、氮化硅或聚对二唑苯。
17.一种半导体装置的制法，其包括: 提供一具有多个导电穿孔的半导体基板，且该导电穿孔的端面外露于该半导体基板； 形成缓冲材于该半导体基板上并外露出该导电穿孔的端面；以及 形成多个电性接触垫于各该导电穿孔的端面上，使该电性接触垫电性连接该导电穿孔，且该电性接触垫覆盖该缓冲材。
18.根据权利要求17所述的半导体装置的制法，其特征在于，该半导体基板表面还具有绝缘层，使该缓冲材形成于该绝缘层上。
19.根据权利要求17所述的半导体装置的制法，其特征在于，该缓冲材位于该导电穿孔的端面周围。
20.根据权利要求19所述的半导体装置的制法，其特征在于，该缓冲材与该导电穿孔的端面边缘对齐。
21.根据权利要求17所述的半导体装置的制法，其特征在于，该缓冲材还形成于该导电穿孔的端面的局部表面上。
22.—种半导体装置的制法，包括: 提供一具有多个导电穿孔的半导体基板，该些导电穿孔的端面外露于该半导体基板； 形成线路重布结构于该半导体基板与各该导电穿孔的端面上，且该线路重布结构具有多个垫部； 形成缓冲材于该垫部的局部表面上；以及 形成多个电性接触垫于各该垫部上，使该电性接触垫电性连接该垫部，且该电性接触垫覆盖该缓冲材。
23.根据权利要求22所述的半导体装置的制法，其特征在于，该半导体基板表面还具有绝缘层，使该线路重布结构形成于该绝缘层上。
24.根据权利要求22或23所述的半导体装置的制法，其特征在于，该线路重布结构具有相叠的至少一线路层与介电层，该线路层具有该垫部，且该线路层电性连接该导电穿孔，又该介电层形成于该线路层上并具有开孔，以令该垫部外露于该开孔。
25.根据权利要求24所述的半导体装置的制法，其特征在于，形成该介电层的材质为氧化硅、氮化硅或聚对二唑苯。
26.根据权利要求24所述的半导体装置的制法，其特征在于，该缓冲材对应该开孔的孔壁而位于该垫部的边缘。
27.根据权利要求17或22所述的半导体装置的制法，其特征在于，该半导体基板为含硅的板体。
28.根据权利要求17或22所述的半导体装置的制法，其特征在于，该缓冲材呈环状。
29.根据权利要求17或22所述的半导体装置的制法，其特征在于，该缓冲材为聚酰亚胺、聚对二唑苯或苯环丁烯。
30.根据权利要求17或22所述的半导体装置的制法，其特征在于，该制法还包括形成凸块底下金属层于该电性接触垫上。
31.根据权利要求18或23所述的半导体装置的制法，其特征在于，该绝缘层的表面与该导电穿孔的端面齐平。
32.根据权利要求18或23所述的半导体装置的制法，其特征在于，形成该绝缘层的材质为氧化硅、氮化硅或聚对二唑苯。
【文档编号】H01L21/60GK104425414SQ201310498675
【公开日】2015年3月18日 申请日期:2013年10月22日 优先权日:2013年9月9日
【发明者】曾文聪, 赖顗喆, 邱世冠, 叶懋华 申请人:矽品精密工业股份有限公司