专利名称：半导体装置及其制法的制作方法
技术领域：
本发明涉及一种半导体装置的制法，特别是涉及一种有关于覆晶式半导体装置的
制法。
背景技术：
现今半导体工业常应用覆晶(flip chip)封装制作需要薄型化、微小化的电子设 备，所谓覆晶封装就是将芯片具有焊垫(pad)的面通过凸块(bump)电性连接基板的对应焊 垫，然后以封装胶体包覆芯片。 现有的一种覆晶封装步骤如图1A至图ID所示。 请参照图1A，基板l在其接置面IO具有多个焊垫ll，芯片2在其第一表面20具 有多个凸块22。 如图IB所示，将该芯片2的第一表面20对应该基板1的接置面使所述凸块22分 别电性连接所述焊垫ll。 完成所述凸块22及相应的所述焊垫11的电性连接后，接着进行底部填胶 (underfill)作业。如图1C所示，将填充材料23填入于该基板1的该接置面10及该芯片 2的第一表面20之间，从而使该基板1及该芯片2之间、所述凸块22周围的空隙为该填充 材料23所填满。 接着如图ID所示，以封装模压(molding)工艺形成封装胶体24于该基板1的接 置面10及该芯片2的第二表面21上，以包覆该芯片2。 如上所述，该覆晶式封装结构主要是使芯片2通过该凸块22直接电性连接至该基 板1的电性连接垫ll，而供该封装结构具有较佳电性连接品质，但该制法需另外进行底部 填胶步骤，才能令该芯片与基板结合，使得该覆晶封装的制法繁复，进而影响其制造效率。
因此，如何简化封装结构的制造工艺以及降低制造成本，为当今急待解决的技术 问题。
发明内容
本发明的目的是提供一种利用本身具有自粘性保护层的芯片与具有对应开口的
基板以制作半导体装置的方法。 该方法包括提供芯片，该芯片包括具有第一表面和相对的第二表面的本体；形成 于该第一表面上的多个凸块；以及自粘性保护层，形成于该第一表面上并露出所述凸块，且 所述凸块凸出于该自粘性保护层，其中，该自粘性保护层的材料包括，但不限于感光性粘着 剂、热固性粘着剂以及介电材料。 并且提供基板，该基板具有接置面，该接置面具有多个焊指部且覆盖有绝缘层，该 绝缘层形成该开口以露出所述焊指部；该开口尺寸是配合该芯片而设置，当该芯片覆盖于 该开口预定位置上，该芯片的该自粘性保护层并未完全覆盖该开口 ，而外露该开口的至少 一端或者两端。
以及通过例如照光压合、热压合或热音波压合该芯片与该基板，使该芯片通过该 自粘性保护层与该基板结合并使该芯片的所述凸块电性连接该基板的各所述焊指部；前述 照光压合、热压合或热音波压合使该自粘性保护层的该感光性粘着剂全硬化(c-stage)，或 者使该自粘性保护层的该热固性粘着剂转为全硬化(c-stage)的粘着剂，或者使整个该自 粘性保护层转为全硬化(c-stage)。倘若该自粘性保护层材料并未填满该开口，可视需要进 行点胶，利用毛细现象以胶粘剂填满该开口以增加该芯片及该基板其间的结合强度及保护 凸块。 根据前述的方法，本发明还提供一种半导体装置，包括基板、芯片以及胶粘剂，该 基板具有接置面，该接置面具有多个焊指部且覆盖有一绝缘层，该绝缘层形成有开口露出 所述焊指部；该芯片包括具有第一表面和相对的第二表面的本体；形成于该第一表面上的 多个凸块；以及自粘性保护层，形成于该第一表面上并露出所述凸块，且所述凸块凸出于该 自粘性保护层，其中，该自粘性保护层的材料包括感光性粘着剂、热固性粘着剂以及介电材 料，且该芯片是通过该自粘性保护层与该基板结合从而使该多个凸块电性连接该多个焊指 部并外露出该开口的至少一端。 在一具体实施例中，该半导体装置还可包括胶粘剂，形成于该绝缘层所形成的开 口中，包覆该多个凸块和焊指部。 因此，本发明利用自粘性保护层使芯片与基板结合，大幅简化例如封装工艺期间 芯片与基板结合的工序，并同时降低制造成本。
图1A至图1D为现有覆晶封装步骤的示意图2A至图21为本发明的半导体制作方法的步骤的示意图，其中，图2B'为基板的俯视图;图21为根据本发明的半导体制作方法得到的一半导体装置；
图3是根据本发明的半导体制作方法的另一半导体装置；
图4A和图4B为本发明具有另外二种结构的基板的剖视图。
主要元件符号说明
1、3基板10、30接置面11、43焊垫2、4心片20 、40第一表面21、41第二表面22、42凸块23填充材料24、7封装胶体31焊指部32绝缘层320开口44自粘性保护层
5
5 针头
6' 胶粘剂
6 胶粘剂
具体实施例方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书 所揭示的内容轻易地了解本发明的其他优点与功效。本发明也可通过其他不同的具体实例 加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本发明的精 神下进行各种修饰与变更。 以下的实施例进一步详细说明本发明的观点，但并非以任何观点限制本发明的保 护范围。 如图2A至图2H，其是用以说明本发明的半导体装置的制法的示意图。
如图2A及图2B所示，提供完成线路布局的芯片4及基板3。 请参阅图2A，该芯片4包括具有第一表面40与第二表面41的本体45，该第一表 面40设有多个焊垫43，各该焊垫43上则形成有凸块42，且该第一表面40还形成有自粘性 保护层44，其中，在形成该自粘性保护层44时，即预先形成有外露该焊垫43的孔洞，以供所 述凸块42形成于该第一表面上并凸出该自粘性保护层44。 再参阅图2B，该基板3具有接置面30，该接置面30具有多个焊指部31，该接置面 30另覆盖有绝缘层32，该绝缘层32形成有开口 320以露出所述焊指部31 。设置该开口 320 的目的除了提供该芯片4及该基板3的电性连接外，另具有容置该自粘性保护层44及后续 点胶的胶粘剂6'的功能，因此，通常该开口 320的尺寸是足以大于该芯片4的尺寸，以在该 芯片4与基板3结合后，外露出该开口 320的至少一端，举例而言，该开口 320的长度大于 该芯片4的侧边长度，较佳地，该开口 320的设计如图2G所示，该芯片4接置于该基板3后 可曝露出该开口 320的两端。 用以提供该芯片4及该基板3之间电性连接的所述凸块42的材料是选自铝、铜、 钛、锡、铅、金、铋、锌、镍、锆、镁、铟、锑、碲或其所组成群组之一者。 在一具体实施例中，该芯片的自粘性保护层的材料包括，但不限于感光性粘着剂、 热固性粘着剂以及介电材料，其中，该感光性粘着剂可为适合用于微影工艺的光阻材料，例 如，可吸收紫外光波长的聚丙烯酸酯系的光阻剂或其他光固性的光阻材料，也由于自粘性 保护层包括感光性粘着剂，因此适合于利用微影工艺形成孔洞并于该孔洞位置形成凸块， 而在完成微影工艺后该感光性粘着剂则处于半硬化阶段。该热固性粘着剂包括环氧树脂或 其他可热交联且与感光性粘着剂相容的材料，该介电材料则选自聚亚酰胺、二氧化硅、氮硅 化物或其组合。同样地，根据不同性质的感光性粘着剂，可视需要让热固性粘着剂转为半硬 化阶段。 如图2C所示，将该芯片4置于该基板3上，并且使该芯片4的凸块42对应该基板 3的所述焊指部31。虽然如图2C所示，该芯片4的该自粘性保护层44接触该基板3的该 绝缘层32而所述凸块42并未接触其相应的所述焊指部31，或者，如图2D所示，可能有部 分所述凸块42已接触其相应的焊指部31，而该自粘性保护层44并未接触该绝缘层32，但， 通常可如图2E所示，在结合该芯片与该基板3之前，预先控制所述凸块42凸出该自粘性保护层44的高度，从而使在置放该芯片4于该基板3上时，令这些凸块42接触其相应焊指部 31，且该自粘性保护层44也接触该绝缘层32。 另外，不论压合前的状态为图2C、图2D或图2E，均可以照光压合、热压合与热声波 压合的其中一者压合该芯片4与该基板3，使该感光性粘着剂全硬化，或者使该热固性粘着 剂转为全硬化；抑或使整个该自粘性保护层44转为全硬化以稳固地粘合在基板3上，以电 性连接所述凸块42与所述焊指部31。又，该自粘性保护层44的该介电材料是选自与该芯 片4或该基板3较为相容的材料，是以，可一定程度地提升自该粘性保护层与该芯片4或该 基板3的结合强度。 本文中的"半硬化阶段"是指材料或粘着剂的反应转化率未达80%至100%。较 佳地，反应转化率为35%至80%。反应转化率是指，例如，化合物中35%至80%的可交联 的官能基产生交联反应，使得材料或粘着剂产生粘性。因此，例如"感光性粘着剂处于半硬 化阶段"是指该感光性粘着剂所含的可交联的官能基的35%至80%产生交联反应。本文中 的"全硬化阶段"是指材料或粘着剂的反应转化率达到80%至100%，较佳地，反应转化率 达到90%至100%。 压合之后，大致上呈现图2F所示的，该自粘性保护层44粘着于该基板3的绝缘层 32并且填充该开口 320的一部分，但并未完全填满该开口 320，亦即该自粘性保护层44的 部分延伸至该开口 320的上侧壁。 接着，可如图2G所示，进行点胶作业以增强该芯片4及该基板3的结合强度，并保 护该凸块42与所述焊指部31。如图所示，在压合该芯片4与该基板3之后，将胶粘剂6'自 该开口 320的一端点胶于该开口 320，利用毛细作用使该胶粘剂6'分布于该芯片4及该基 板3之间而填满该开口 320，如图2H所示。 如图21所示，在胶粘剂形成于该绝缘层所形成的开口中，并包覆该多个凸块和焊
指部后，进行封装模压步骤，在该绝缘层上形成封装胶体，并包覆该芯片。 本发明的半导体装置的制法也可视需要省略点胶步骤，例如图3所示的实施例，
在压合步骤中以该自粘性保护层44填满该开口 320，因此不需后续点胶而径行封装模压。
虽然不需点胶，为避免该自粘性保护层44在填充该开口 320过程中形成例如气泡等缺陷影
响力学连接，本实施例的该开口 320为该芯片4所覆盖时，该开口 320的两端仍然暴露于外
部，从而便于气体排出该开口 320。再者，因为该自粘性保护层44的感光性粘着剂或热固
性粘着剂或者感光性粘着剂和热固性粘着剂二者已转为半硬化阶段，因此具有较佳的粘着
性，不需额外对该基板3的该接置面30进行粗糙化，更进一步简化制作程序。 另外，较佳地，如图4A和图4B所示，该基板3上绝缘层32所形成的开口 320的侧
边可为斜面或具有梯度结构以便于压合时，使胶粘剂6'包覆该凸块42和该焊指部31。 上述制法可应用于制作双倍数据传输率动态随机存储器(DoubleData Rate
Dynamic Random Access Memory, DDR DRAM)，特另U是DDRIII以及DDR IV。 综上所述，本发明利用包括感光性粘着齐U、热固性粘着剂以及介电材料的自粘性
保护层的芯片，即可将芯片粘置于基板上，并且以凸块电性连接该芯片及该基板，然后视需
要进行点胶填充该芯片及该基板之间，以填满该开口 ，无须另外进行大面积填胶作业，方能
粘固芯片。因此，相比于现有覆晶封装工艺，本发明可运用于大量量产且更具经济效益的制
造工艺中，大幅简化与基板结合的工序，并同时降低制造成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本 领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此， 本发明的权利保护范围，应以权利要求书的范围为依据。
权利要求
一种半导体装置的制法，其特征在于，包括以下步骤提供芯片与基板，该芯片包括本体，具有第一表面和相对的第二表面；多个凸块，形成于该第一表面上；自粘性保护层，形成于该第一表面上并露出所述凸块，且所述凸块凸出于该自粘性保护层，其中，该自粘性保护层的材料包括感光性粘着剂、热固性粘着剂以及介电材料；且该基板具有接置面，该接置面具有多个焊指部且覆盖有绝缘层，该绝缘层形成有开口以露出所述焊指部；以及压合该芯片与该基板，使该芯片通过该自粘性保护层与该基板结合并使该凸块电性连接该焊指部，且外露出该开口的至少一端。
2. 根据权利要求1所述的半导体装置的制法，其特征在于该自粘性保护层的部分延 伸至该开口的上侧壁。
3. 根据权利要求1所述的半导体装置的制法，其特征在于还包括在压合该芯片与该 基板之后，自该开口的一端提供胶粘剂，以令该胶粘剂分布于该芯片及该基板之间的开口， 并包覆该多个凸块和焊指部。
4. 根据权利要求1或3所述的半导体装置的制法，其特征在于还包括在该绝缘层上 形成有包覆该芯片的封装胶体。
5. 根据权利要求1所述的半导体装置的制法，其特征在于所提供的芯片的该感光性 粘着剂为经硬化的感光性粘着剂。
6. 根据权利要求1所述的半导体装置的制法，其特征在于该介电材料是选自聚亚酰 胺、二氧化硅、氮硅化物或其组合。
7. 根据权利要求1或3所述的半导体装置的制法，其特征在于该压合方式可为照光 压合、热压合或热声波压合。
8. 根据权利要求1或3所述的半导体装置的制法，其特征在于该凸块的材料是选自 铝、铜、钛、锡、铅、金、铋、锌、镍、锆、镁、铟、锑、碲或其所组成群组之一者。
9. 根据权利要求1或3所述的半导体装置的制法，其特征在于所提供的芯片的该热 固性粘着剂为经硬化的热固性粘着剂。
10. —种半导体装置，其特征在于，包括基板，具有接置面，该接置面具有多个焊指部且覆盖有一绝缘层，该绝缘层形成有开口 露出所述焊指部；以及 芯片，包括本体，具有第一表面和相对的第二表面； 多个凸块，形成于该第一表面上；自粘性保护层，形成于该第一表面上并露出所述凸块，且所述凸块凸出于该自粘性保 护层，其中，该自粘性保护层的材料包括感光性粘着剂、热固性粘着剂以及介电材料，且该 芯片是通过该自粘性保护层与该基板结合从而使该多个凸块电性连接该多个焊指部，并外 露出该开口的至少一端。
11. 根据权利要求10所述的半导体装置，其特征在于还包括胶粘剂，形成于该绝缘层 所形成的开口中，以包覆该多个凸块和焊指部。
12. 根据权利要求10或11所述的半导体装置，其特征在于该自粘性保护层的部分延 伸至该开口的上侧壁。
13. 根据权利要求12所述的半导体装置，其特征在于还包括封装胶体，形成于该绝缘 层上并包覆该芯片。
14. 根据权利要求10或11所述的半导体装置，其特征在于该感光性粘着剂为经硬化 的感光性粘着剂。
15. 根据权利要求10或11所述的半导体装置，其特征在于该介电材料是选自聚亚酰 胺、二氧化硅、氮硅化物或其组合。
全文摘要
一种半导体装置及其制法，包括具有接置面的基板，该接置面具有多个焊指部且覆盖有一绝缘层，该绝缘层形成有开口露出所述焊指部；以及结合于该基板上的芯片，该芯片包括本体、多个凸块以及自粘性保护层，该自粘性保护层形成于芯片表面上并露出所述凸块，且所述凸块凸出于该自粘性保护层，其中，该自粘性保护层的材料包括感光性粘着剂、热固性粘着剂以及介电材料，且该芯片是通过该自粘性保护层与该基板结合从而使该多个凸块电性连接该多个焊指部，并外露出该开口的至少一端，具有无需额外进行填胶作业即可结合芯片与基板，大幅简化制造工艺和制造成本的优点。
文档编号H01L21/603GK101764074SQ20081018652
公开日2010年6月30日 申请日期2008年12月25日 优先权日2008年12月25日
发明者蔡宪聪 申请人:联测科技股份有限公司