阵列基板和显示装置制造方法
【专利摘要】本实用新型公开了一种阵列基板和显示装置，该阵列基板包括：衬底基板和形成于所述衬底基板上的像素区和周边区，所述周边区位于所述像素区的周边，所述像素区包括：非晶硅薄膜晶体管，所述周边区包括：低温多晶硅结构。所述显示装置，包括上述阵列基板。本实用新型提供的阵列基板和显示装置的技术方案中，阵列基板包括衬底基板和形成于衬底基板上的像素区和周边区，周边区位于像素区的周边，像素区包括非晶硅薄膜晶体管，周边区包括低温多晶硅结构，由于像素区采用了非晶硅薄膜晶体管，因此克服了现有技术中低温多晶硅阵列基板存在的像素区漏电流过大的问题，从而降低了像素区的漏电流。周边区中设置了LTPS结构，从而实现了显示装置的窄边框设计。
【专利说明】阵列基板和显示装置
【技术领域】
[0001]本实用新型涉及显示【技术领域】，特别涉及一种阵列基板和显示装置。
【背景技术】
[0002]在显示【技术领域】，非晶娃(a-Si)技术和低温多晶娃(Low TemperaturePoly-silicon，简称:LTPS)技术应用较为广泛。其中，随着显示技术的发展，LTPS技术凭借其高效能和高清晰的特点，得到了越来越广泛的应用。
[0003]现有技术中，当采用LTPS技术制成阵列基板时，其像素区存在漏电流过大的问题；当采用非晶硅(a-Si)技术制成阵列基板时，其周边区的构图结构使得显示装置难以实现窄边框设计。
[0004]综上所述，现有技术中还没有一种在降低像素区漏电流的同时能够使得显示装置实现窄边框设计的技术方案。
实用新型内容
[0005]本实用新型提供一种阵列基板和显示装置，用于降低像素区的漏电流，并实现显示装置的窄边框设计。
[0006]为实现上述目的，本实用新型提供了一种阵列基板，包括:衬底基板和形成于所述衬底基板上的像素区和周边区，所述周边区位于所述像素区的周边，所述像素区包括:非晶硅薄膜晶体管，所述周边区包括:低温多晶硅结构。
[0007]可选地，所述非晶硅薄膜晶体管包括底栅型非晶硅薄膜晶体管。
[0008]可选地，所述低温多晶硅结构包括低温多晶硅薄膜晶体管。
[0009]可选地，所述低温多晶硅薄膜晶体管包括顶栅型低温多晶硅薄膜晶体管。
[0010]可选地，所述衬底基板上形成有缓冲层，所述缓冲层位于所述像素区和所述周边区。
[0011]可选地，所述非晶硅薄膜晶体管包括非晶硅有源层图形，所述低温多晶硅薄膜晶体管包括低温多晶硅有源层图形，所述非晶硅有源层图形和所述低温多晶硅有源层图形同层设置。
[0012]为实现上述目的，本实用新型提供了一种显示装置，包括:上述阵列基板。
[0013]本实用新型具有以下有益效果:
[0014]本实用新型提供的阵列基板和显示装置的技术方案中，阵列基板包括衬底基板和形成于衬底基板上的像素区和周边区，周边区位于像素区的周边，像素区包括a-si薄膜晶体管，周边区包括LTPS结构，由于像素区采用了 a-si薄膜晶体管，因此克服了现有技术中LTPS阵列基板存在的像素区漏电流过大的问题，从而降低了像素区的漏电流。周边区中设置了 LTPS结构，从而实现了显示装置的窄边框设计。
【专利附图】
【附图说明】[0015]图1为本实用新型实施例一提供的一种阵列基板的结构示意图；[0016]图2为本实用新型实施例三提供的一种阵列基板的制造方法的流程图[0017]图3a为实施例三三中形成a-Si薄膜晶体管的栅极的示意图；[0018]图3b为实施例三三中形成栅绝缘层的示意图；[0019]图3c为实施例三三中形成a-Si材料层的示意图；[0020]图3d为实施例三三中形成LTPS材料层的示意图；[0021]图3e为实施例三三中形成a-Si图形和LTPS图形的示意图；[0022]图3f为实施例三中形成栅绝缘图形的示意图；[0023]图3g为实施例三三中形成LTPS薄膜晶体管的栅极的示意图；[0024]图3h为实施例三三中形成LDD图形的示意图；[0025]图3i为实施例三中形成η型掺杂图形的示意图；[0026]图3j为实施例三三中形成P型掺杂图形的示意图；[0027]图3k为实施例三三中形成ILD图形的示意图；[0028]图31为实施例二中形成源极、漏极和源漏极图形的不意图；[0029]图3m为实施例三中形成钝化层的示意图。
【具体实施方式】
[0030]为使本领域的技术人员更好地理解本实用新型的技术方案，下面结合附图对本实用新型提供的阵列基板和显示装置进行详细描述。
[0031]图1为本实用新型实施例一提供的一种阵列基板的结构示意图，如图1所示，该阵列基板包括:衬底基板I和形成于衬底基板I上的像素区和周边区，周边区位于像素区的周边，像素区包括:非晶硅(a-Si)薄膜晶体管，周边区包括:低温多晶硅(LTPS)结构。
[0032]需要说明的是:图1中的像素区和周边区均仅画出了部分结构，本领域技术人员应当清楚图1中所画像素区和周边区均不应成为对像素区结构和周边区结构的限制；另外，图1中的虚线仅为了能够清楚的`表示出像素区和周边区，并非阵列基板结构的一部分。
[0033]本实施例中，优选地，a-Si薄膜晶体管包括底栅型a-Si薄膜晶体管，LTPS结构包括LTPS薄膜晶体管。其中，LTPS薄膜晶体管包括顶栅型LTPS薄膜晶体管。
[0034]在实际应用中，可选地，a-Si薄膜晶体管还可以包括:顶栅型薄膜晶体管，而LTPS薄膜晶体管还可以包括:底栅型LTPS薄膜晶体管。
[0035]本实施例中，a-Si薄膜晶体管包括a-Si有源层图形，LTPS薄膜晶体管包括LTPS有源层图形。优选地，a-Si有源层图形和LTPS有源层图形同层设置。
[0036]可选地，衬底基板I上形成有缓冲层2，缓冲层2位于像素区和周边区。缓冲层2可有效提高LTPS薄膜晶体管的性能。
[0037]本实施例中，具体地，像素区可包括:栅线和数据线限定的像素单元，像素单元包括:a_Si薄膜晶体管和与该a-Si薄膜晶体管连接的像素电极3。本实施例中，a_Si薄膜晶体管包括底栅型a-Si薄膜晶体管，具体地，a-Si薄膜晶体管可包括:栅极4、a_Si有源层图形5、源极6和漏极7，栅极4形成于缓冲层2之上，a-Si有源层图形5形成于栅极4之上，源极6和漏极7均形成于a-Si有源层图形5之上，漏极7与像素电极3连接。其中，a-Si有源层图形5包括:a-Si图形51和位于a-Si图形51之上的N+a-Si图形52和N+a-Si图形53，源极6位于N+a-Si图形52之上，漏极7位于N+a-Si图形53之上，N+a-Si图形52可减小源极6的接触电阻，N+a-Si图形53可减小漏极7的接触电阻。阵列基板还可包括:栅绝缘层8，栅绝缘层8位于栅极4与a-Si有源层图形5之间，栅绝缘层8覆盖整个衬底基板1，因此栅绝缘层8位于像素区和周边区中，栅绝缘层8可用于保护像素区的栅极4并提升LTPS薄膜晶体管的性能。阵列基板还可以包括:钝化层9，钝化层9位于源极6和漏极7之上，且覆盖整个衬底基板1，因此钝化层9位于像素区和周边区中。漏极7上方的钝化层9上设置有过孔，像素电极3填充于过孔中，以实现像素电极3与漏极7连接。
[0038]本实施例中，具体地，周边区可包括:LTPS薄膜晶体管10和LTPS薄膜晶体管11。LTPS薄膜晶体管10包括:LTPS有源层图形101、栅极102、源漏极图形103和源漏极图形104，LTPS有源层图形101位于栅绝缘层8之上，源漏极图形103和源漏极图形104位于LTPS有源层图形101之上，栅极102位于LTPS有源层图形101之上，且栅极102位于源漏极图形103和源漏极图形104之间。LTPS有源层图形101包括:LTPS子图形1011、位于LTPS子图形1011两侧的η型掺杂图形1012和η型掺杂图形1013。LTPS薄膜晶体管11包括:LTPS有源层图形111、栅极112、源漏极图形113和源漏极图形114，LTPS有源层图形111位于栅绝缘层8之上，源漏极图形113和源漏极图形114位于LTPS有源层图形111之上，栅极112位于LTPS有源层图形111之上，且栅极112位于源漏极图形113和源漏极图形114之间。LTPS有源层图形111包括:LTPS子图形1111、位于LTPS子图形1111两侧的P型掺杂图形1112和P型掺杂图形1113。阵列基板还包括:栅绝缘图形12，栅绝缘图形12位于LTPS有源层图形101和LTPS有源层图形111之上，且位于栅极102和栅极112之下。阵列基板还包括:内保护层(Inter Layer Dielectric,简称:ILD)图形13, ILD图形13位于栅极102和栅极112之上。栅绝缘图形12和ILD图形13上设置有多个过孔，源漏极图形103填充于过孔中以实现源漏极图形103和η型掺杂图形1012连接，源漏极图形104填充于过孔中以实现源漏极图形104和η型掺杂图形1013连接，源漏极图形113填充于过孔中以实现源漏极图形113和P型掺杂图形1112连接，源漏极图形114填充于过孔中以实现源漏极图形114和P型掺杂图形1113连接。本实施例中，LTPS有源层图形101和LTPS有源层图形111 一体成型，源漏极图形104和源漏极图形113 —体成型。在实际应用中，源漏极图形104和源漏极图形113还可以单独设置，即源漏极图形104和源漏极图形113不接触；在实际应用中，LTPS有源层图形101和LTPS有源层图形111也可以单独设置，即LTPS有源层图形101和LTPS有源层图形111不接触。作为一种优选方案，本实施例中，源漏极图形103可以为漏极,源漏极图形104可以为源极,源漏极图形113可以为源极,源漏极图形114可以为漏极。
[0039]本实施例中，由于LTPS有源层图形101包括:η型掺杂图形1012和η型掺杂图形1013，LTPS有源层图形111包括:ρ型掺杂图形1112和ρ型掺杂图形1113，因此LTPS薄膜晶体管10和LTPS薄膜晶体管11组成互补金属氧化物半导体(Complementary Metal OxideSemiconductor,以下简称:CM0S),该CMOS的优点在于功耗低。
[0040]在实际应用中，可选地，周边区的所有LTPS薄膜晶体管中的LTPS有源层图形中均可以仅包括η型掺杂图形，或者周边区的所有LTPS薄膜晶体管中的LTPS有源层图形中均可以仅包括P型掺杂图形。
[0041]在实际应用中，可选地，LTPS结构还可以包括:LTPS有源层图形和金属线，优选地，金属线位于LTPS有源层图形之上。金属线可包括:金属测试线和/或金属引线。需要说明的是:此种情况不再具体画出。
[0042]本实施例提供的阵列基板包括衬底基板和形成于衬底基板上的像素区和周边区，周边区位于像素区的周边，像素区包括a-si薄膜晶体管，周边区包括LTPS结构，由于像素区采用了 a-si薄膜晶体管，因此克服了现有技术中LTPS阵列基板存在的像素区漏电流过大的问题，从而降低了像素区的漏电流。周边区中设置了 LTPS结构，从而实现了显示装置的窄边框设计。
[0043]本实用新型实施例二提供了一种显示装置，该显示装置包括:阵列基板。其中，阵列基板可采用上述实施例一中的阵列基板，此处不再具体描述。优选地，显示装置可以为高级超维场转换(Advanced Super Dimension Switch,简称:ADS)装置。
[0044]本实用新型实施例三提供了一种阵列基板的制造方法，该方法包括:在衬底基板上形成像素区和周边区，周边区位于像素区的周边，像素区包括a-Si薄膜晶体管，周边区包括LTPS结构。
[0045]本实施例中，优选地，LTPS结构包括LTPS薄膜晶体管。则在衬底基板上形成像素区和周边区具体可包括:在衬底基板上形成a-Si薄膜晶体管和LTPS薄膜晶体管。其中，在衬底基板上形成a-Si薄膜晶体管和LTPS薄膜晶体管包括:在衬底基板上形成非晶硅薄膜晶体管的栅极、源极、漏极和非晶硅有源层图形以及LTPS薄膜晶体管的栅极、源漏极图形和低温多晶硅有源层图形，非晶硅有源层图形和低温多晶硅有源层图形同层设置。
[0046]本实施例提供的阵列基板的制造方法包括在衬底基板上形成像素区和周边区，周边区位于像素区的周边，像素区包括a-Si薄膜晶体管，周边区包括LTPS结构，由于像素区采用了 a-si薄膜晶体管，因此克服了现有技术中LTPS阵列基板存在的像素区漏电流过大的问题，从而降低了像素区的漏电流。周边区中设置了 LTPS结构，从而实现了显示装置的窄边框设计。
[0047]下面通过实施例三对本实用新型提供的阵列基板的制造方法进行详细描述。本实施例以a-Si薄膜晶体管包括底栅型a-Si薄膜晶体管以及LTPS薄膜晶体管包括顶栅型LTPS薄膜晶体管为例进行描述。
[0048]图2为本实用新型实施例三提供的一种阵列基板的制造方法的流程图，如图2所示，该方法包括:
[0049]步骤101、在衬底基板上形成a-Si薄膜晶体管的栅极。
[0050]图3a为实施例三中形成a-Si薄膜晶体管的栅极的示意图，如图3a所示，在衬底基板I上形成栅极金属层，对栅极金属层进行构图工艺，在衬底基板I上形成栅极4。可选地，在形成栅极4之前，还可以在衬底基板I上形成缓冲层2，该缓冲层2位于栅极4的下方。
[0051]步骤102、在a-Si薄膜晶体管的栅极的上方形成栅绝缘层。
[0052]图3b为实施例三中形成栅绝缘层的示意图，如图3b所示，通过化学气相淀积在栅极4的上方形成栅绝缘层8。
[0053]步骤103、在像素区形成a-Si图形以及在周边区形成LTPS图形，a_Si有源层图形包括a-Si图形。
[0054]本实施例中，步骤103具体包括:[0055]步骤1031、在栅绝缘层的上方形成a-Si材料层。
[0056]图3c为实施例三中形成a-Si材料层的示意图，如图3c所示,通过化学气相淀积在栅绝缘层8上形成a-Si材料层14。
[0057]步骤1032、通过UV基板(glass)对像素区进行遮挡，对位于周边区的a_Si材料层进行激光晶化处理，以在周边区形成LTPS材料层。
[0058]图3d为实施例三中形成LTPS材料层的示意图，如图3d所示，通过UV基板(glass)对像素区进行遮挡，对位于周边区的a-Si材料层进行激光晶化处理，以在周边区形成LTPS材料层15。
[0059]步骤1033、对位于像素区的a-Si材料层和位于周边区的LTPS材料层进行构图工艺，在像素区形成a-Si图形以及在周边区形成LTPS图形。
[0060]图3e为实施例三中形成a-Si图形和LTPS图形的示意图，如图3e所示，通过构图工艺在像素区形成a-Si图形51以及在周边区形成LTPS图形16。可选地，若a_Si有源层图形5还包括:N+a-Si图形52和N+a-Si图形53，则步骤1033之后还包括:通过化学气相淀积在a-Si图形51上方形成N+a-Si材料层，对N+a_Si材料层进行构图工艺，以在a_Si图形51上形成N+a-Si图形52和N+a-Si图形53。
[0061]步骤104、在LTPS图形的上方形成栅绝缘图形。
[0062]图3f为实施例三中形成栅绝缘图形的示意图，如图3f所示，通过化学气相淀积在LTPS图形上方形成栅绝缘层，对栅绝缘层进行构图工艺，以在LTPS图形16的上方形成栅绝缘图形12。栅绝缘图形12的 材料为SiNx。
[0063]步骤105、在栅绝缘图形的上方形成LTPS薄膜晶体管的栅极。
[0064]图3g为实施例三中形成LTPS薄膜晶体管的栅极的示意图，如图3g所示,通过物理气相淀积在栅绝缘图形12的上方形成栅极金属层，对栅极金属层进行构图工艺，在栅绝缘图形12上形成栅极102和栅极112。
[0065]步骤106、对LTPS图形进行掺杂处理，形成LTPS有源层图形。
[0066]本实施例中，步骤106具体包括:
[0067]步骤1061、对LTPS 图形 16进行轻掺杂漏极(Lightly Doped Drain region,简称:LDD)掺杂，形成LDD图形161以及位于栅极102下方的LTPS子图形1011和位于栅极112下方的LTPS子图形1111，如图3h所示，图3h为实施例三中形成LDD图形的示意图。
[0068]具体地，在衬底基板上涂覆一层光刻胶，通过构图工艺在像素区中形成光刻胶图形，该光刻胶图形覆盖像素区，以用于保护像素区中的各结构图形J^LTPS图形16进行LDD掺杂；去除光刻胶图形。
[0069]步骤1062、对LDD图形161进行η型掺杂，形成η型掺杂图形1012和η型掺杂图形1013,如图3i所示，图3i为实施例三中形成η型掺杂图形的示意图。
[0070]具体地，在衬底基板上涂覆一层光刻胶，通过构图工艺在非掺杂区中形成光刻胶图形，该光刻胶图形覆盖非掺杂区，以用于保护非掺杂区中的各结构图形^LDD图形161进行η型掺杂；去除光刻胶图形。
[0071]步骤1063、对LDD图形161进行ρ型掺杂，形成P型掺杂图形1112和ρ型掺杂图形1113,如图3j所示，图3j为实施例三中形成ρ型掺杂图形的示意图。
[0072]具体地，在衬底基板上涂覆一层光刻胶，通过构图工艺在非掺杂区中形成光刻胶图形，该光刻胶图形覆盖非掺杂区，以用于保护非掺杂区中的各结构图形^LDD图形161进行P型掺杂；去除光刻胶图形。
[0073]综上所述，通过步骤106形成的LTPS有源层图形101包括:LTPS子图形1011、位于LTPS子图形1011两侧的η型掺杂图形1012和η型掺杂图形1013，形成的LTPS有源层图形111包括=LTPS子图形1111、位于LTPS子图形1111两侧的ρ型掺杂图形1112和ρ型掺杂图形1113。
[0074]步骤107、在LTPS薄膜晶体管的栅极的上方形成ILD图形。
[0075]图3k为实施例三中形成ILD图形的示意图，如图3k所示，在栅极102和栅极112的上方沉积ILD材料层，对ILD材料层进行构图工艺，形成ILD图形13。
[0076]步骤108、对LTPS有源层图形进行去氢工艺。
[0077]步骤109、在a-Si有源层图形的上方形成a_Si薄膜晶体管的源极和漏极，以及在LTPS有源层图形的上方形成LTPS薄膜晶体管的源漏极图形。
[0078]图31为实施例三中形成源极、漏极和源漏极图形的示意图，如图31所示，步骤109具体包括:在ILD图形上方形成源漏极金属层，对源漏极金属层进行构图工艺，形成源极6、漏极7、源漏极图形103、源漏极图形104、源漏极图形113和源漏极图形114。进一步地，在执行步骤109之前还包括:在ILD图形上形成多个过孔，源漏极图形103填充于过孔中以实现源漏极图形103和η型掺杂图形1012连接，源漏极图形104填充于过孔中以实现源漏极图形104和η型掺杂图形1013连接，源漏极图形113填充于过孔中以实现源漏极图形113和P型掺杂图形1112连接，源漏极图形114填充于过孔中以实现源漏极图形114和ρ型掺杂图形1113连接。
[0079]步骤110、在a-Si薄`膜晶体管的源极和漏极以及LTPS薄膜晶体管的源漏极图形的上方形成钝化层(PVX)。
[0080]图3m为实施例三中形成钝化层的示意图，如图3m所示,在源极6、漏极7、源漏极图形103、源漏极图形104、源漏极图形113和源漏极图形114的上方形成钝化层9，该钝化层9覆盖整个阵列基板。
[0081]步骤111、在钝化层的上方形成像素电极，该像素电极与漏极连接。
[0082]如图1所示，步骤111具体可包括:在钝化层9上形成过孔，过孔位于漏极7上方；在钝化层9上形成像素电极材料层；对像素电极材料层进行构图工艺，形成像素电极3，该像素电极3填充于过孔中以实现与漏极7的连接。
[0083]优选地，本实用新型所述的构图工艺可包括:光刻胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺。
[0084]需要说明的是:本实施例中各步骤的执行顺序可根据实际需要进行变更。
[0085]本实施例提供的阵列基板的制造方法包括在衬底基板上形成像素区和周边区，周边区位于像素区的周边，像素区包括a-Si薄膜晶体管，周边区包括LTPS结构，由于像素区采用了 a-si薄膜晶体管，因此克服了现有技术中LTPS阵列基板存在的像素区漏电流过大的问题，从而降低了像素区的漏电流。周边区中设置了 LTPS结构，从而实现了显示装置的窄边框设计。
[0086]可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。
【权利要求】
1.一种阵列基板，包括:衬底基板和形成于所述衬底基板上的像素区和周边区，所述周边区位于所述像素区的周边，其特征在于，所述像素区包括:非晶硅薄膜晶体管，所述周边区包括:低温多晶硅结构。
2.根据权利要求1所述的阵列基板，其特征在于，所述非晶硅薄膜晶体管包括底栅型非晶硅薄膜晶体管。
3.根据权利要求1所述的阵列基板，其特征在于，所述低温多晶硅结构包括低温多晶硅薄膜晶体管。
4.根据权利要求3所述的阵列基板，其特征在于，所述低温多晶硅薄膜晶体管包括顶栅型低温多晶硅薄膜晶体管。
5.根据权利要求1所述的阵列基板，其特征在于，所述衬底基板上形成有缓冲层，所述缓冲层位于所述像素区和所述周边区。
6.根据权利要求3所述的阵列基板，其特征在于，所述非晶硅薄膜晶体管包括非晶硅有源层图形，所述低温多晶硅薄膜晶体管包括低温多晶硅有源层图形，所述非晶硅有源层图形和所述低温多晶硅有源层图形同层设置。
7.—种显示装置，其特征在于，包括:上述权利要求1至6任一所述的阵列基板。
【文档编号】H01L29/786GK203386754SQ201320502762
【公开日】2014年1月8日 申请日期:2013年8月16日 优先权日:2013年8月16日
【发明者】李月, 董学, 薛海林, 陈小川 申请人:北京京东方光电科技有限公司