半导体器件的制作方法
【专利摘要】本实用新型提供一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的晶体管单元，所述晶体管单元包括源区、体区、栅电极和层间电介质；以及布置在层间电介质上的源极金属化层。所述半导体器件还包括填满穿过源区和体区以及源极金属化层之间的层间电介质形成的接触孔的插塞，以便电连接所述源区和体区以及所述源极金属化层。
【专利说明】半导体器件
【技术领域】
[0001]本实用新型涉及半导体器件，尤其涉及一种具有可靠的功率接触结构的超结器件。
【背景技术】
[0002]超结晶体管通过垂直延伸到半导体本体中的η区和P区的补偿降低了比导通电阻。出于解释的目的，图1示出了一种典型的超结晶体管器件。
[0003]如图1中所示，该器件具有半导体本体，该半导体本体具有补偿区，该补偿区包括P区(P柱)130和η区(η柱)134。补偿区连接至MOS晶体管单元，该MOS晶体管单元包括源极118，体区138和控制栅极114。绝缘结构140将栅极114与体区138、源极118、η区(η柱)134以及金属化层110电隔离。而且，绝缘结构140的一部分可用作栅极绝缘层。晶体管的漏极128连接至高掺杂的衬底124。缓冲层126位于所述衬底和所述补偿区之间。各源极接触通过金属化层110互相电连接。漏极接触构建在器件的背面并且被超结器件的金属化部128覆盖。
[0004]所述补偿意味着，在超结晶体管的阻断操作期间，η柱中的带正电的施主离子所具有的镜像电荷是在P柱中的带负电的受主离子中。因此，在与超结晶体管的上表面平行的每个平面中，净电荷必须比两个单独电荷的绝对值小得多。与传统的功率晶体管不同，超结晶体管具有相对较高的横 向电场Εχ，其最大值在P柱与η柱之间的边界处。在正常的阻断操作期间，该电场的最大值不得超过Si的临界电场(大致为200kV/cm)。在阻断操作中可以根据公式Ex = / P (χ)/ε dx使用半导体材料中的全部电荷的积分来计算得出电场Ex，其中，P (X)表示电荷密度，ε表示所述半导体材料的介电常数。电荷密度P (X)由施主掺杂n (X)和受主掺杂P (X)均乘以基本电荷e之后的差给出。分别忽略P柱和η柱中的少数掺杂，由以下定义具有单位Ι/cm2的横向电荷剂量(I1^Pdn: dp = / p(x)dx,例如，以p柱(“A”)的中心开始到横向pn结，即，WpdPdn = / n (X) dx,以横向pn结开始到达η柱(“B”)的中心，即，Wn。(^和^的绝对值必须小于大约1-2Χ1012原子/cm2以确保阻断能力。
[0005]在导通操作过程中，负载电流仅在η柱中被载送，这样，例如，仅使用超结晶体管芯片区域的大概一半。
[0006]为了改善超结晶体管的动态特性，希望减小具有所需导通电阻的功率晶体管所需的芯片面积。较小半导体区域的另一优点是较少的器件成本。
[0007]目的在于提高η柱中的掺杂密度以得到更好的超结晶体管的导电率。
[0008]如上所述，在一η柱或P柱中的掺杂量在X方向上被横向积分-由大约为广2 X IO12原子/cm2的值限制。例如在η柱中增大掺杂密度将产生一个较小值的代表η柱一半宽度的Wn。这对于P柱也是同样适用的，P柱消耗了空间并且不能为导通状态的导电率做出贡献。
[0009]作为一阶近似，η柱的导电率因此与宽度2 X Wn无关，仅与掺杂的积分量/ n (x) dx有关。[0010]唯一的用来增加对于导通特性的η掺杂的量和用来减小所述超结晶体管的比导通电阻的方法是减小单元节距P以在每芯片面积具有更多的η柱。
[0011]然而，在这种情况下，可用于源极接触的芯片面积c被减小。
[0012]较小的接触面积将由于接触面积减小而增大超结晶体管中的源极金属化和源极掺杂和/或体区掺杂之间的接触电阻。
[0013]另外，当利用源极金属化填充源极接触时，较小的源极接触可能会引起多个问题。通常使用铝或掺有硅的铝来实现金属化以防止产生尖刺。对接触孔的不良填充可能会对源极掺杂和/或体区掺杂产生进一步增大的或散射的接触电阻，并且还可能当超结晶体管在工作时随着时间的增加而引起可靠性问题。
[0014]需要这样一种结构，其能够使超结晶体管的单元结构具有小的节距，同时保持与源极掺杂区和体掺杂区的可靠接触。
【发明内容】
[0015]本实用新型的目的在于解决以上一个或多个问题。
[0016]为了实现所述目的，根据本实用新型的一个方面，提供一种半导体器件，其包括:
[0017]补偿区，其包括P区和η区；
[0018]位于所述补偿区上的晶体管单元，所述晶体管单元包括源区、体区、栅电极和层间电介质；以及
[0019]布置在层间电介质上的源极金属化层，
[0020]其特征在于，所述半导体器件还包括填满穿过源区和体区以及源极金属化层之间的层间电介质形成的接触孔的插塞，以便电连接所述源区和体区以及所述源极金属化层。[0021 ] 在一些实施例中，所述插塞是由多晶硅形成的。
[0022]在一些实施例中，所述半导体器件还包括在多晶硅和接触孔底部之间的金属硅化物。
[0023]在一些实施例中，所述插塞由阻挡材料层和在阻挡材料层上的钨层形成。
[0024]在一些实施例中，所述阻挡材料层包括导电陶瓷材料。
[0025]在一些实施例中，所述导电陶瓷材料包括氮化钛和氮化钽之一。
[0026]在一些实施例中，所述钨层的厚度是所述接触孔的宽度的至少一半。
[0027]在一些实施例中，所述半导体器件还包括位于阻挡材料层和接触孔底部之间的金属硅化物。
[0028]在一些实施例中，所述插塞在层间电介质的上表面下面凹进。
[0029]在一些实施例中，所述插塞具有填充了不同材料的空隙。
[0030]在一些实施例中，所述不同材料包括空气、真空、氧化硅、氮化硅、源极金属以及多孔材料中的一个。
[0031]在一些实施例中，所述多孔材料包括多孔的Si02。
[0032]在一些实施例中，所述插塞为平面接触的形式。
[0033]在一些实施例中，所述插塞为凹槽接触的形式。
[0034]在一些实施例中，所述栅电极被布置在沟槽中。
[0035]在一些实施例中，所述半导体器件还包括衬底和位于衬底与补偿区之间的缓冲层。
[0036]在一些实施例中，所述缓冲层在其下部的掺杂浓度大于其上部的掺杂浓度。
[0037]在一些实施例中，所述η区在其下部的掺杂浓度大于其上部的掺杂浓度。
[0038]在一些实施例中，所述半导体器件是超结器件。
[0039]在一些实施例中，所述半导体器件还包括基本上垂直于所述栅电极的体接触掺杂区。
【专利附图】
【附图说明】
[0040]本实用新型的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中:
[0041]图1示意性地示出典型超结晶体管的截面图。
[0042]图2a_2c示意性地示出根据本实用新型的超结晶体管的一部分的三个非限制性实例的截面图。
[0043]图3示出了根据本实用新型的实施例的超结晶体管的源极接触和体接触的详细截面。
[0044]图4a_4b示意性地示出在根据本实用新型的实施例的超结晶体管的源极金属化和源极及体结构之间的电接触的不同实施例的截面图。
[0045]图5a_5b示意性地示出根据不同实施例的穿过具有沟槽栅结构的超结晶体管的截面。
[0046]图6示意性地示出用于源区和/或体区的掺杂区和源极金属化的电接触的不同实施例的顶视图。
【具体实施方式】
[0047]现在将参考示出本实用新型的实施例的附图在下文中更全面地描述本实用新型的实施例。然而，本实用新型可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本实用新型的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本实用新型不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。
[0048]在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本实用新型。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。
[0049]除非以其它方式限定，本文所使用的所有术语(包括技术和科学术语)具有与如本实用新型所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。
[0050]附图通过在掺杂类型“η”或“p”旁边指示或“ + ”来说明相对掺杂浓度。例如，“η-”表示低于“η”掺杂区域的掺杂浓度的掺杂浓度，而“η+”掺杂区域具有比“η “掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域没有必要具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0051]图2a_2c示出了超结晶体管的三个非限制性实例的示意性截面图。示出了用于实现补偿区和可选缓冲区的不同的可能性。这些实例并非限制性的，其可以以任何方式结合成不同的方案。为简单起见，仅一部分有源区，即，承载垂直负载电流的区域的截面被示出。而晶体管的其它部分，如边缘终止系统，划片区或者栅极连接等并未在图2a_2c中明确示出。所示出的器件具有半导体本体，其具有补偿区，所述补偿区包括P区(P柱)230和η区(η柱)234，其中所述补偿，即，在垂直方向上P柱和η柱之间的掺杂的差既可以是均匀的也可以是变化的。
[0052]所述补偿区被连接至MOS晶体管单元，MOS晶体管单元包括源极218，体区238和控制栅极214。在所示出的实例中，栅极被构建成位于半导体本体顶部的平面栅电极。然而，所述栅极也能够在刻蚀进所述半导体本体中的沟槽中实现。
[0053]绝缘结构240，例如氧化物，将栅极214与体区238，源极218，η区(η柱)234以及金属化层210电隔离。并且，绝缘结构240的一部分可用作栅极绝缘层。
[0054]晶体管的漏极228连接至高掺杂的衬底224。可选缓冲层226可以位于衬底和补偿区之间。缓冲层具有与衬底相同的导电类型，但具有比该衬底更低浓度的掺杂。在垂直方向上所述缓冲层的掺杂可以是变化的。例如，图2b示出所述缓冲层中逐步变化的掺杂水平。例如，所述缓冲层可以包括多个子层，如第一子层(缓冲层I)和第二子层(缓冲层2)，并且所述第二子层的掺杂可以高于所述第一子层的掺杂。又例如，图2c示出所述η区(η柱)234的掺杂沿着自所述绝缘结构240至所述缓冲层226的方向逐步增加和/或逐渐增加。根据一实施例(图2a-2c中未示出)，η区(η柱)的掺杂和/或P区(P柱)的掺杂可以沿着自所述绝缘结构240至所述缓冲层226的方向具有一个或多个局部掺杂最大量及一个或多个局部掺杂最小量。
[0055]各源极接触通过所述金属化层210被电连接，所述金属化层在芯片的顶面构建公共源极焊盘。各个单元栅极214通过多晶硅而被连接以在顶面构建与金属化部的公共栅极接触。并且因此，具有相同或不同的金属化部的两个电极(一个用于源极，另一个用于栅极)被设置在器件顶面并且借助例如硅氧化物钝化层或硅氮化物钝化层或者同时借助两者彼此隔离。漏极接触构建在器件的背面并且被超结器件的金属化部228覆盖。
[0056]图3示出了根据本实用新型的实施例的超结晶体管的源极接触和体接触的详细截面。
[0057]随着接触孔的宽度c变小，同时可靠地接触超结晶体管的源区和体区318，338变得更加困难，如图3所示。另一个问题是，体区338必须以非常低的电阻被接触以提供超结晶体管的无闩锁行为。根据本实用新型的实施例，提供了一种插塞，该插塞填充了穿过源区和体区318、338以及源极金属化层310之间的层间电介质340形成的接触孔312，以形成源极接触和体接触，以便连接源区和体区318、338以及源极金属化层310。
[0058]在图3中，在左侧一种平面接触被示为源极接触插塞，并且在右侧一种凹槽接触被示为源极接触插塞。当该插塞被形成为凹槽接触时，在插塞底部下面的另一增大的P掺杂是可能的，如在图3左侧所示的，这在图3右侧中并没有针对凹槽接触明确示出。
[0059]与标准金属化层的电连接，例如使用AlSi，AlSiCu, Al或AlCu作为用于源极金属和栅极金属的材料，仅对于在填充接触孔的金属颗粒之间没有明显边界线生长的情况下的宽接触孔和/窄接触孔是可能的。这些边界线应该被避免，因为它们可能是污染物朝着栅极氧化物扩散或腐蚀的起始点，可能会导致超结晶体管的不稳定行为。
[0060]图4a_4b示出了根据本实用新型的实施例的超结晶体管的源极金属化层和源极及体结构之间的填满接触孔的插塞的不同实施例。
[0061]在图4a_4b中，穿过源极金属化层410和源区及体区418、438之间的层间电介质形成接触孔412。不同的导电材料可以被填充到接触孔412中以形成插塞结构，该插塞结构将超结晶体管的源极金属化层410和源区及体区418、438电相连。
[0062]根据一个实施例，接触孔412被填充有多晶硅层以形成插塞结构。在沉积之后，例如通过掩蔽或无掩蔽的刻蚀或者通过CMP (化学机械抛光)从不需要的区域中去除多晶硅。在沉积时多晶硅已经被在位掺杂，或者在沉积之后或在凹进之后掺杂多晶硅。
[0063]根据一个实施例，在沉积多晶硅之前，至少在接触孔412的底部沉积金属，例如钛，并且该金属被退火，从而形成金属硅化物接触区。这有助于确保源极接触和体接触两者与掺杂的多晶硅的低接触电阻并且有助于有效地使在接触底部的寄生pn结短路。
[0064]根据另一实施例，接触孔412被涂覆有阻挡材料。该阻挡材料可以包括导电陶瓷材料，例如氮化钛、氮化钽等等。然后接触孔412的其余部分例如通过沉积工艺被填充了钨，以便形成插塞结构。
[0065]根据一个实施例，所沉积的钨的厚度是接触孔412的宽度的至少一半。多余的钨可以例如通过回蚀和/或CMP从超结晶体管的表面除去，如在图4a-4b中所示的。
[0066]根据一个实施例，例如在剩余的正面金属化的图案化期间独立地图案化钨。在这种情况下，根据另一实施例，钨层可以存在于剩余的正面金属化和栅极电介质之间。
[0067]根据一个实施例，在沉积阻挡材料之前，至少在接触孔412的底部沉积金属，例如钛，并且该金属被退火，从而形成金属硅化物接触区。
[0068]根据一个实施例(图4a_4b中未示出)，插塞结构可以在围绕的电介质440的上表面以下凹进。
[0069]根据一个实施例(图4a_4b中未示出)，插塞结构可以不被完全填满，而是可以具有被填充有一个或多个不同材料的空隙。这些材料可以包括空气、真空、氧化硅、氮化硅、源极金属、多孔材料(例如基于多孔的SiO2)以匹配不同CTE/应力等等。
[0070]在图4a_4b中，图4a示出了一种平面接触作为源极接触插塞，图4b示出了一种凹槽接触作为源极接触插塞。
[0071]根据一个实施例，超结晶体管还可以使用栅电极位于沟槽中的单元结构来构建。
[0072]图5a_5b示出了根据本实用新型的具有源极接触插塞的超结晶体管的沟槽单元结构的截面。该沟槽单元结构包括布置在沟槽中的栅电极560，其中栅极电介质590包围了栅电极560。[0073]在图5a_5b中，图5a示出了一种平面接触作为源极接触插塞，图5b示出了一种凹槽接触作为源极接触插塞。
[0074]在图6中，示出了用于关于源极接触孔在半导体本体中形成掺杂区的不同可能性图6a-6c。根据实施例，源极接触孔可以如图3、4a-4b、5a-5b中所示的那样被形成并填充为平面接触或者是凹槽接触。根据实施例，栅极区域可以被形成为平面栅或者被形成为沟槽栅。例如由多晶硅制成的栅电极阻挡了对源极接触掺杂区和/或体接触掺杂区的掺杂，由此在一些情况下仅有限的横向扩散可能存在于栅电极下面。在平面栅电极的情况下，在栅电极下面存在η柱的掺杂，另外，P体区的掺杂可以是可用的，如例如在图3和5a-5b中所示的。
[0075]根据如图6中的6a部分所示的实施例，源极掺杂区、体接触区和可选的体接触掺杂区基本上平行于源极接触孔定向。由此图6a对应于如图1和2a_2c中所示的截面。
[0076]根据如图6中的6b部分所示的替换实施例，源极掺杂区、体接触区和可选的体接触掺杂区基本上垂直于源极接触孔定向。
[0077]根据如图6中的6c、6d部分所示的另一替换实施例，源极掺杂区可以至少部分地被体接触区和/或可选的体接触掺杂区包围。
[0078]根据实施例，如图6中的6a_6c部分所示，源极接触可以被形成为具有在第一侧面方向上基本上高于在第二侧面方向上的宽度的条形接触。根据如图6中的6d部分所示的替换实施例，源极接触可以被形成为缝合接触(stitched contact),该缝合接触具有的在第一侧面方向上的宽度rl与在第二侧面方向上的宽度r2—样高。不用说，缝合源极接触也可以与如图6中的6a-6c部分所示的源极掺杂区、体接触和/或可选的体接触掺杂区组
八
口 ο
[0079]根据本实用新型，源极接触插塞材料可以包括多晶硅、钨、氮化钛、硅化钛和氮化钽中的一个或多个。
[0080]在一些实施例中，多晶硅接触插塞还可以在接触的底部与金属硅化物组合(图5a_5b中未不出)。
[0081]在上面关于各图进行的描述中，为了更好地突出本实用新型，因此仅对本实用新型的改进构造进行了详细描述，而仅仅概述或甚至省略了本领域技术人员公知的一些半导体器件结构。此外，本实用新型中的半导体器件结构的形成均可以采用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。
[0082]尽管上文已经通过示例性实施例详细描述了本实用新型及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本实用新型的精神和范围的情况下，可以对本实用新型进行多种替换和变型。
[0083]参考标记说明:
[0084]110:源极/金属
[0085]114:栅极
[0086]130:p 柱
[0087]134:n 柱
[0088]126:缓冲层
[0089]124:衬底[0090]128:漏极/金属
[0091]210:源极/金属
[0092]214:栅极
[0093]230:p 柱
[0094]234:n 柱
[0095]226:缓冲层
[0096]226-1:缓冲层 I
[0097]226-2:缓冲层 2
[0098]224:衬底
[0099]228:漏极/金属
[0100]310:源极/金属
[0101]312 插塞。
【权利要求】
1.一种半导体器件，包括: 补偿区，其包括P区和η区； 位于所述补偿区上的晶体管单元，所述晶体管单元包括源区、体区、栅电极和层间电介质；以及 布置在层间电介质上的源极金属化层， 其特征在于，所述半导体器件还包括填满穿过源区和体区以及源极金属化层之间的层间电介质形成的接触孔的插塞，以便电连接所述源区和体区以及所述源极金属化层。
2.根据权利要求1所述的半导体器件，其特征在于，所述插塞是由多晶硅形成的。
3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括在多晶硅和接触孔底部之间的金属硅化物。
4.根据权利要求1所述的半导体器件，其特征在于，所述插塞由阻挡材料层和在阻挡材料层上的钨层形成。
5.根据权利要求4所述的半导体器件，其特征在于，所述阻挡材料层包括导电陶瓷材料。
6.根据权利要求5所述的半导体器件，其特征在于，所述导电陶瓷材料包括氮化钛和氮化钽之一。
7.根据权利要求4所述的半导体器件，其特征在于，所述钨层的厚度是所述接触孔的宽度的至少一半。
8.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括位于阻挡材料层和接触孔底部之间的金属硅化物。
9.根据权利要求1所述的半导体器件，其特征在于，所述插塞在层间电介质的上表面下面凹进。
10.根据权利要求1所述的半导体器件，其特征在于，所述插塞具有填充了不同材料的空隙。
11.根据权利要求10所述的半导体器件，其特征在于，所述不同材料包括空气、真空、氧化娃、氮化娃、源极金属以及多孔材料中的一个。
12.根据权利要求11所述的半导体器件，其特征在于，所述多孔材料包括多孔的Si02。
13.根据权利要求1所述的半导体器件，其特征在于，所述插塞为平面接触的形式。
14.根据权利要求1所述的半导体器件，其特征在于，所述插塞为凹槽接触的形式。
15.根据权利要求1所述的半导体器件，其特征在于，所述栅电极被布置在沟槽中。
16.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括衬底和位于衬底与补偿区之间的缓冲层。
17.根据权利要求16所述的半导体器件，其特征在于，所述缓冲层在其下部的掺杂浓度大于其上部的掺杂浓度。
18.根据权利要求1所述的半导体器件，其特征在于，所述η区在其下部的掺杂浓度大于其上部的掺杂浓度。
19.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件是超结器件。
20.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括基本上垂直于所述栅电极的体接触掺杂区。
【文档编号】H01L29/41GK203812886SQ201320675366
【公开日】2014年9月3日 申请日期:2013年10月30日 优先权日:2013年10月30日
【发明者】A.毛德, U.瓦尔 申请人:英飞凌科技奥地利有限公司