半导体器件的制作方法
【专利摘要】本实用新型提供了一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的多个晶体管单元，所述多个晶体管单元中的每一个包括源区、体区、栅极和层间电介质；布置在所述层间电介质上的源极金属化层。所述半导体器件还包括：另一n掺杂区，所述另一n掺杂区被提供在两个相邻体区之间的所述n区的顶部上，和源极插塞，所述源极插塞填充穿过所述源区和体区以及所述源极金属化层之间的所述层间电介质形成的接触孔，以便电连接所述源区和体区以及所述源极金属化层。
【专利说明】半导体器件
【技术领域】
[0001]本实用新型涉及半导体器件，尤其涉及超结器件。
【背景技术】
[0002]许多工艺使用窄的多晶硅条作为控制栅来切换MOSFET的源极和漏极之间的电流。由于栅极多晶硅的面积主要决定了栅极电荷，因此具有小的条可能是优选的，因为这允许在应用中的低栅极驱动损耗、低延迟时间并因此允许高效率。然而，尤其是当使用非常小的条时，这些条的有效电阻并且因此而产生的器件的有效栅极电阻变得相当高。有效栅极电阻是多晶硅方块电阻的函数，并且取决于受掺杂材料的可溶性限制的多晶硅的掺杂水平。栅极多晶硅层的厚度不能任意增加，因为太大的厚度将导致不期望有的拓扑结构，这会使工艺变得更复杂得多。因此厚度为600nm的η掺杂多晶硅层的方块电阻不可能相当大地低于8-10 ohm/sq。高的有效栅极电阻导致开关损耗增加并且还导致不期望有的芯片内部的不均匀开关现象，在最坏的情况下结果有可能是产生振荡或者使器件耐用性降低。
[0003]小的多晶硅条宽度的另一缺点是由于JFET效应而导致导通电阻增大。在两个相对的P体区(通常也被称为体区)之间，在器件的导通状态期间建立了一个耗尽区，其使得电流路径变窄并且因此增大了导通电阻(Rdsm)。这就是所谓的JFET效应。显然，这种效应在小多晶硅条宽度的情况下更显著，因为P体区通常是通过使用多晶硅开口作为掩模而被注入的。
[0004]出于解释的目的，图1a-1c示出了一种常规超结结构器件。如图1a-1c中所示，该器件具有半导体本体，该半导体本体具有补偿区，该补偿区包括P区(P柱)130和η区(η柱)134。补偿区连接至MOS晶体管单元，该MOS晶体管单元包括源区118，体区138和控制栅极114。绝缘结构140将栅极114与体区138、源区118、η区(η柱)134以及金属化层110电隔离。而且，绝缘结构140的一部分可用作栅极绝缘层。晶体管的漏极128连接至高掺杂的衬底124。缓冲层126位于所述衬底和所述补偿区之间。各源极接触通过金属化层110互相电连接。漏极接触构建在器件的背面并且被金属化部128覆盖。
[0005]现代超结器件的特征是越来越小的间距尺寸。这种趋势受到能允许较低开关损耗的Etjss的降低的驱动，并且甚至受到每一芯片面积的导通电阻(Rdsm)的降低的驱动。一方面，每一芯片面积的低Rdsm是降低芯片成本的主要手段，而另一方面，允许对于给定的封装尺寸提供较低的Rdsm值。
[0006]每一芯片面积Rdsm的降低会自动导致源极接触的较窄的接触孔。对于这种窄接触孔进行无孔隙填充几乎是不可能的。因此，通常使用插塞工艺(例如多晶硅或钨)。目前，仅仅是单独使用插塞工艺或者单独地使用反JFET注入。
【发明内容】
[0007]本实用新型的目的在于解决以上一个或多个问题。
[0008]为了实现所述目的，根据本实用新型的一个方面，提供一种半导体器件，其包括:
[0009]补偿区，其包括P区和η区；
[0010]位于所述补偿区上的多个晶体管单元，所述多个晶体管单元中的每一个包括源区、体区、栅极和层间电介质；
[0011]布置在所述层间电介质上的源极金属化层，
[0012]其特征在于，所述半导体器件还包括:
[0013]另一 η掺杂区，所述另一 η掺杂区被提供在两个相邻体区之间的所述η区的顶部上,和
[0014]源极插塞，所述源极插塞填充穿过所述源区和体区以及所述源极金属化层之间的所述层间电介质形成的接触孔，以便电连接所述源区和体区以及所述源极金属化层。
[0015]在一些实施例中，所述另一 η掺杂区的掺杂浓度是0.5Χ 116CnT3?5Χ 1016cnT3。
[0016]在一些实施例中，所述栅极是由多晶硅条形成的。
[0017]在一些实施例中，所述半导体器件还包括一个或多个栅极指状物，所述一个或多个栅极指状物垂直于栅极取向，所述栅极指状物中的每一个电连接两个相邻的栅极。
[0018]在一些实施例中，所述栅极指状物中的每一个是由连续条形成的。
[0019]在一些实施例中，所述栅极指状物中的每一个是由不连续的条形成的。
[0020]在一些实施例中，所述栅极指状物是由金属或多晶硅形成的。
[0021]在一些实施例中，所述半导体器件还包括一个或多个中断栅极指状物，所述中断栅极指状物将所述源极金属化层截断以便将所述晶体管单元的所述源极金属化层与所述栅极绝缘，所述中断栅极指状物垂直于栅极取向。
[0022]在一些实施例中，所述半导体器件还包括一个或多个连续栅极指状物，所述连续栅极指状物将所述源极金属化层截断以便将所述晶体管单元的所述源极金属化层与所述栅极绝缘，所述连续栅极指状物垂直于所述栅极取向。
[0023]在一些实施例中，所述中断栅极指状物是由多晶硅和金属形成的。
[0024]在一些实施例中，用多晶硅形成的所述栅极的条的宽度等于或小于8 Mm。
[0025]在一些实施例中，所述半导体器件还包括周围的栅极环，并且所述一个或多个栅极指状物连接到所述周围的栅极环。
[0026]在一些实施例中，所述栅极指状物的宽度是10-50 μπι。
[0027]在一些实施例中，所述源极插塞是由多晶硅或钨形成的。
[0028]在一些实施例中，所述源极插塞的宽度小于2 μπι。
[0029]在一些实施例中，所述栅极具有平面结构。
[0030]在一些实施例中，所述栅极至少部分地位于沟槽中。
[0031 ] 在一些实施例中，所述半导体器件是超结器件。
【专利附图】
【附图说明】
[0032]本实用新型的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中:
[0033]图1a-1c示意性地示出典型超结晶体管的截面图。
[0034]图2示意性地示出根据本实用新型的超结结构的截面图，该超结结构具有由多晶硅条形成的栅极和在两个相邻P体区之间的另外的反JFET注入区。
[0035]图3是根据本实用新型的实施例的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环以及用于源极连接的条形接触。
[0036]图4是根据本实用新型的实施例的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环、用于源极连接的条形接触、以及一个或多个栅极指状物。
[0037]图5是根据本实用新型的实施例的超结结构的栅极指状物的小多晶硅条网的示意顶视图，用以确保更均匀的开关行为。
[0038]图6是根据本实用新型的实施例的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环以及由多晶硅和金属形成的中断栅极指状物。
[0039]图7是根据本实用新型的实施例的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环以及由多晶硅和金属形成的连续栅极指状物。
[0040]图8示意性地示出根据本实用新型的实施例的超结结构的截面图，所述超结结构将用于源极接触孔的插塞工艺的使用与反JFET注入相结合。
[0041]图9示意性地示出根据本实用新型的实施例的用于沟槽栅结构的插塞工艺以及反JFET注入的实施例的截面图。
【具体实施方式】
[0042]现在将参考示出本实用新型的实施例的附图在下文中更全面地描述本实用新型的实施例。然而，本实用新型可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本实用新型的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本实用新型不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。
[0043]在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本实用新型。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。
[0044]除非以其它方式限定，本文所使用的所有术语(包括技术和科学术语)具有与如本实用新型所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。
[0045]附图通过在掺杂类型“η”或“p”旁边指示或“ + ”来说明相对掺杂浓度。例如，“η-”表示低于“η”掺杂区域的掺杂浓度的掺杂浓度，而“η+”掺杂区域具有比“η “掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域没有必要具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0046]本实用新型提出了一种半导体器件结构，该半导体器件结构能够解决两个主要的缺点(即由于JFET效应而导致增加的导通电阻和增加的栅极电阻)，这两个缺点是由于利用窄多晶硅条设计控制栅而引起的。为了简单起见，下面的实施例使用超结结构作为例子来进行说明。
[0047]图2是根据本实用新型的一个实施例的超结结构200的示意图。
[0048]图2中所示的超结结构200基本上与图1a-1c所示的典型超结结构相同，只是在两个相邻的P体区238之间存在另外的反JFET注入区256。为了简单起见，图2中与图1a-1c相同部分的描述将被省略。
[0049]在MOS晶体管单元的通态期间，P体区238利用沿着η柱234流动的电流连接到源极电势。在P体区238和导电η柱234之间，出现了电压降。因此，在两个相对的P体区238之间，建立了耗尽区，该耗尽区使电流路径变窄并因此增大了通态电阻(Rdsm)。这就是所谓的JFET效应。显然，该效应随着MOS晶体管单元之间的间距尺寸变小而变得更明显。为了改善Rdsm，在两个相邻体区之间的Si层(即η柱234)的顶部上注入另外的η掺杂，并且这种η掺杂注入被称为反JFET注入(Ant1-JFET-1mplant)。在反JFET注入之后，在两个相邻的P体区238之间形成反JFET区域256。
[0050]反JFET区域256的高浓度可以降低超结结构的通态电阻。然而，反JFET注入的掺杂水平需要被很好地平衡，因为太高的掺杂水平可能会增加超结结构的栅极电荷并且牺牲短路强度。在根据本实用新型的实施例中，反JFET区域256的浓度是0.5X 116CnT3?5 X 116Cm 3O
[0051]在实施例中，栅极214是由多晶体条形成的，如图2中所示。
[0052]具有由窄多晶硅条形成的栅极的超结晶体管通常在两个相邻的通常平行取向的条之间不具有连接，如图3所示，图3是一种超结结构的示意顶视图，该超结结构具有条形多晶硅栅极314和周围的金属栅极环315以及用于源极连接的条形接触310。因此，在器件的开关期间，在接近栅极滑道(gate runner)317并连接到该栅极滑道317的栅极条314的边缘以及栅极条314的每一个的中部之间的栅极电势是不同的，其中该栅极滑道317通常由金属形成。这意味着接近栅极环315的栅极条314的一部分首先切换，而朝向中部的部分以一定的延迟切换。
[0053]显然，不均匀的开关随着晶体管的芯片面积越大而变得越差。不均匀的开关可能导致大规模震荡或者在最差的情况下导致器件损坏，因为只有一小部分的晶体管能够载送电流。
[0054]为了提供栅极信号的更均匀的分布并由此提供更均匀的开关行为，可以引入一个或多个栅极指状物，如图4所示，图4是一种超结结构的示意顶视图，该超结结构具有条形多晶硅栅极414和周围的金属栅极环415、用于源极连接的条形接触410以及一个或多个栅极指状物416。
[0055]在该实施例中，栅极指状物416可以垂直于栅极多晶硅条414取向并且可以连接(但不一定连接)到周围的栅极环415。栅极指状物416的实施可以降低分布的栅极电阻并改善器件的性能和耐用性。
[0056]在这种情况下，栅极指状物的宽度需要被平衡。小的结构可能不足够有效，而太宽的宽度可能导致栅极电荷的显著增加。这种平衡需要根据通过沟道扩散工艺调节的扩散长度来进行。在本实用新型的实施例中，栅极指状物的宽度是10-50 μπι。
[0057]如图4所示，栅极指状物可以由一个或多个连续条构成，并且每个连续条可以连接到栅极滑道417。栅极指状物条可以彼此平行。
[0058]在另一个实施例中，栅极指状物不一定需要连接到栅极滑道。栅极指状物的概念通常即使在没有周围的栅极环的情况下也工作。但是在这种情况下效率较差。栅极指状物还可以不必形成为一个或多个连续条，而是形成为几个小范围连接的网络，如图5所示，图5是超结结构的栅极指状物的小多晶硅条的网的示意顶视图。
[0059]在图5中，栅极指状物不是连续的，并且由多个短连接516构成。每个短连接用于电连接两个相邻的且基本平行的栅极514，所述栅极可以是由多晶硅条形成的。所有的短连接516构成如图5所示的网，这与图4所示的多个平行连续条是完全不同的。通过实施图5的实施例，与图4的实施例相比，能够获得器件的更均匀的开关行为。
[0060]在如图2-5所示的超结结构中，栅极都被示为由多晶硅形成，然而所有栅极或部分栅极也可以由金属形成。另外，如图4-5所示的栅极指状物可以由金属或多晶硅形成。
[0061]图6是根据本实用新型的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环以及由多晶硅和金属形成的中断栅极指状物。
[0062]如图6所示，栅极指状物616由多晶硅和金属两者形成。在这种情况下，源极金属化层610需要被截断，如图6所示，以防止栅极和源极之间的电短路。根据如图6所示的实施例，使用了一个或多个中断栅极指状物616。
[0063]图7是根据本实用新型的超结结构的示意顶视图，该超结结构具有条形多晶硅栅极和周围的金属栅极环以及由多晶硅和金属形成的连续栅极指状物。实际上，图7是图6的一种特殊实施例，其中连续的指状物716由多晶硅和金属形成。
[0064]由于源极金属化层710需要被截断以防止栅极和源极之间的电短路，在这种情况下，针对源极金属化层710，芯片被分成了几部分，如图7所示，这可能会引入缺点。该缺点需要通过适当的方法用于源极焊接(例如针脚式焊接、焊带焊接)来被解决，因为这基本上与本实用新型的关键点不相关，因此其描述将被省略。
[0065]根据本实用新型，在如图2-7中所示的超结结构中，所有多晶硅条的栅极的宽度可以被尤其选择为等于或小于8 Mffl ;并且条形接触可以用于电连接源极金属化层和源区及体区。优选地，可以使用插塞接触代替接触条来用作源极接触以便电连接源极金属化层和源区及体区。
[0066]为了实现小间距尺寸，用于源极接触的接触孔的尺寸需要被减小。在宽度小于2μ m的情况下，不再可能通过目前使用的金属溅射工艺来正确地并且没有任何孔隙地填充接触孔。孔隙可能会导致接触电阻增大以及潜在的可靠性问题。因此，为了进一步减小间距尺寸，需要引入新的工艺，该工艺具有通过使用多晶硅或钨材料的插塞进行填充的特性，如图8所示，图8示意性地示出了根据本实用新型的超结结构的截面图，所述超结结构将用于源极接触孔的插塞工艺的使用与反JFET注入相结合。
[0067]图8中所示的超结结构800基本上与图2中所示的超结结构相同，只是采用了插塞接触828作为源极接触。也就是说，在图2中，使用常规接触条作为源极接触，而在图8中，使用插塞接触作为源极接触。为了简单起见，图8与图2相同部分的描述将被省略。
[0068]具体而言，根据本实用新型，提供了一种插塞，该插塞填充了穿过源区和体区818、838以及源极金属化层810之间的层间电介质840形成的接触孔，以形成源极插塞接触828，从而电连接所述源区和体区818、838以及所述源极金属化层810。在该实施例中，插塞接触828与η掺杂的反JFET区域856相结合，从而能够实现超结器件的芯片尺寸的进一步降低。优选地，插塞接触828是通过利用多晶硅或钨填充接触孔来形成的。
[0069]根据本实用新型，优选采用了平面栅结构用于如图2和8中所示的栅极，并且平面栅结构也可以用在如图3-7所示的超结结构中。
[0070]然而，也可以采用沟槽栅极结构代替平面栅结构来用于栅极。作为例子，图9示意性地示出根据本实用新型的用于沟槽栅结构的插塞工艺以及反JFET注入的实施例的截面图。
[0071]如图9所示的超结结构900基本上与图8所示的超结结构相同，除了沟槽栅结构914以外。为了简单起见，图9与图8相同部分的描述被省略。
[0072]在图9中，栅极部分地或完全地形成在沟槽中，该沟槽形成在η区(η柱)934中，以便形成沟槽栅结构914。在这种情况下，反JFET区域956形成在两个相邻P体区938之间并且在它们的下面同时包围了沟槽的相应周界，如图9所示。在该实施例中，由多晶硅或钨形成的插塞接触928用作源极接触。
[0073]在上面关于图2-9进行的描述中，为了更好地突出本实用新型，因此仅对本实用新型的改进构造进行了详细描述，而仅仅概述或甚至省略了本领域技术人员公知的一些半导体器件结构。此外，本实用新型中的半导体器件结构的形成均可以采用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。
[0074]尽管上文已经通过示例性实施例详细描述了本实用新型及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本实用新型的精神和范围的情况下，可以对本实用新型进行多种替换和变型。
【权利要求】
1.一种半导体器件，其包括: 补偿区，其包括P区和η区； 位于所述补偿区上的多个晶体管单元，所述多个晶体管单元中的每一个包括源区、体区、栅极和层间电介质； 布置在所述层间电介质上的源极金属化层， 其特征在于，所述半导体器件还包括: 另一 η掺杂区，所述另一 η掺杂区被提供在两个相邻体区之间的所述η区的顶部上，和 源极插塞，所述源极插塞填充穿过所述源区和体区以及所述源极金属化层之间的所述层间电介质形成的接触孔，以便电连接所述源区和体区以及所述源极金属化层。
2.根据权利要求1所述的半导体器件，其特征在于，所述另一η掺杂区的掺杂浓度是0.5 X 116Cm 3 ?5 X 116Cm 3。
3.根据权利要求1所述的半导体器件，其特征在于，所述栅极是由多晶硅条形成的。
4.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括一个或多个栅极指状物，所述一个或多个栅极指状物垂直于栅极取向，所述栅极指状物中的每一个电连接两个相邻的栅极。
5.根据权利要求4所述的半导体器件，其特征在于，所述栅极指状物中的每一个是由连续条形成的。
6.根据权利要求4所述的半导体器件，其特征在于，所述栅极指状物中的每一个是由不连续的条形成的。
7.根据权利要求5或6所述的半导体器件，其特征在于，所述栅极指状物是由金属或多晶硅形成的。
8.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括一个或多个中断栅极指状物，所述中断栅极指状物将所述源极金属化层截断以便将所述晶体管单元的所述源极金属化层与所述栅极绝缘，所述中断栅极指状物垂直于栅极取向。
9.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括一个或多个连续栅极指状物，所述连续栅极指状物将所述源极金属化层截断以便将所述晶体管单元的所述源极金属化层与所述栅极绝缘，所述连续栅极指状物垂直于栅极取向。
10.根据权利要求8所述的半导体器件，其特征在于，所述中断栅极指状物是由多晶硅和金属形成的。
11.根据权利要求3所述的半导体器件，其特征在于，用多晶硅形成的所述栅极的条的宽度等于或小于8 Mm。
12.根据权利要求4、8或9所述的半导体器件，其特征在于，所述半导体器件还包括周围的栅极环，并且所述一个或多个栅极指状物连接到所述周围的栅极环。
13.根据权利要求4、8或9所述的半导体器件，其特征在于，所述栅极指状物的宽度是10—50 μ mD
14.根据权利要求1所述的半导体器件，其特征在于，所述源极插塞是由多晶硅或钨形成的。
15.根据权利要求1所述的半导体器件，其特征在于，所述源极插塞的宽度小于2μπι。
16.根据权利要求1所述的半导体器件，其特征在于，所述栅极具有平面结构。
17.根据权利要求1所述的半导体器件，其特征在于，所述栅极至少部分地位于沟槽中。
18.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件是超结器件。
【文档编号】H01L23/498GK203983264SQ201320675451
【公开日】2014年12月3日 申请日期:2013年10月30日 优先权日:2013年10月30日
【发明者】W.凯因德尔, F.希尔勒, A.维尔梅罗特 申请人:英飞凌科技奥地利有限公司