电子部件及方法

电子部件及方法
【专利摘要】一种电子部件包括高压耗尽型晶体管、邻近高压耗尽型晶体管布置且与所述高压耗尽型晶体管隔开的低压增强型晶体管，以及导电构件，该导电构件将高压耗尽型晶体管的第一电流电极电耦合到低压增强型晶体管的第一电流电极。导电构件具有片状形式。
【专利说明】电子部件及方法

【背景技术】
[0001]迄今为止，被用于电力电子应用的晶体管一般已经用硅(Si)半导体材料制造。普遍的用于电力应用的晶体管器件包括Si CoolMOS、硅电力M0SFET、和硅绝缘栅双极晶体管(IGBT)。近年来，已经考虑碳化硅(SiC)电力器件。III族-N半导体器件现在作为吸引人的候选器件出现，诸如氮化镓(GaN)器件，以运载大电流、支持高电压并提供非常低的导通电阻和快速切换时间。


【发明内容】

[0002]电子部件包括高压耗尽型晶体管、低压增强型晶体管，该低压增强型晶体管被布置为邻近高压耗尽型晶体管并与其隔开，并且，导电构件将高压耗尽型晶体管的第一电流电极在电学上连接到低压增强型晶体管的第一电流电极，该导电构件具有片状形式。
[0003]方法包括将焊膏应用到封包的至少一个导电部分上、将高压耗尽型晶体管应用到焊膏上、将低压增强型晶体管应用到焊膏上、将焊膏应用到高压耗尽型晶体管上、将焊膏应用到低压增强型晶体管上、将导电构件应用到高压耗尽型晶体管上的焊膏上以及应用到低压增强型晶体管并形成组件，对该组件进行热处理并在高压耗尽型晶体管和低压增强型晶体管之间用导电构件形成电连接。
[0004]本领域技术人员在阅读下列详细例示、并且查看附图时，将认识额外的特点和优点。

【专利附图】

【附图说明】
[0005]图的要素不需要相对于彼此按比例绘制。相同的附图标记表示相应的类似部件。各种例示的实施例的特征能够结合，除非其彼此排斥。实施例在附图中描述并且在下列描述中详述。
[0006]图1示出电子部件。
[0007]图2示出电子部件。
[0008]图3示出包括级联电路的电子部件的示意图。
[0009]图4示出提供级联电路的电子部件。
[0010]图5示出提供级联电路的电子部件的剖视图。
[0011]图6示出包括半桥电路的电子部件的示意图。
[0012]图7示出提供半桥电路的电子部件。
[0013]图8示出提供半桥电路的电子部件。
[0014]图9示出提供半桥电路的电子部件的横截面视图。
[0015]图10示出提供级联电路的电子部件。
[0016]图11示出提供级联电路的电子部件的剖视图。
[0017]图12示出制造电子部件的方法。
[0018]图13示出用于制造电子部件的方法。

【具体实施方式】
[0019]在下面详细说明中，参考附图，其形成本发明的一部分，并且在附图中通过示出示出可以实践本发明的具体实施例。在这点上，方向术语，诸如“顶部”、“底部”、“前方”、“后方”、“头部”、“尾部”等，参考描述的图形的定向来使用。因为实施例的部件能够以许多不同取向放置，因而使用方向术语是为了示出而非限制。应当理解，可以利用其他实施例，并且可以做出结构或逻辑变化，而不偏离本发明的保护范围。不应以限制的角度解释本发明的下列详细描述，本发明的保护范围由权利要求限定。
[0020]下面将解释许多实施例。在这个情形中，相同的构造特征通过图中相同或类似的附图标记识别。在本描述的上下文中，“横向”或“横向方向”应该被理解为方向或程度，其通常平行于半导体材料或半导体载体的横向范围延伸。因此，横向方向通常平行于这些表面或侧面平行。与此相反，术语“竖直”或“竖直方向”被理解为意思是通常垂直于这些表面或侧面的方向，因而通常垂直于横向。因此，竖直方向在半导体材料或半导体载体的厚度方向延伸。
[0021]如本说明书中所采用的，术语“耦合”和/或“电学耦合”不是意味着元件必须直接耦合在一起——可以在“耦合”或“电学耦合”元件之间提供居间元件。
[0022]耗尽型器件，诸如高压耗尽型晶体管，其具有负值阈值电压，意思是其能够在零栅极电压下传导电流。这些器件常态下接通。增强型器件，诸如低压增强型晶体管，其具有正阈值电压，意思是其在零栅极电压下不能传导电流，常态下关闭。
[0023]如本文中所使用的，“高压器件”，诸如高压耗尽型晶体管，其为被优化用于高压切换应用的电子器件。也就是说，当晶体管断开时，其能够阻挡高压，诸如大约300V或更高，大约600V或更高，或大约1200V或更高，并且当晶体管接通时，其具有足够低的导通电阻(RON)用于使用其的应用，也就是说，当实质上的电流穿过该器件时，其经历足够低的传导损失。高压器件至少能够阻挡等于高压电源的电压或使用其的电路中的最大电压。高压器件能够阻挡300V、600V、1200V，或者该应用所需要的其他适合的阻挡电压。
[0024]如本文中所使用的，“低压器件”，诸如低压增强型晶体管，为能够阻挡诸如在OV和Vlmt之间的低压的电子器件，但是其不能阻挡高于Vlw的电压。Vlw可以是大约10V、大约20V、大约30V、大约40V、或在大约5V和50V之间，诸如在大约1V和30V之间。
[0025]图1示出了根据实施例的电子部件10，其包括高压耗尽型晶体管11和低压增强型晶体管12。低压增强型晶体管12被布置为邻近高压耗尽型晶体管11且与其隔开。该电子部件10还包括导电构件13，其被电学耦合到高压耗尽型晶体管11的第一电流电极14和低压增强型晶体管12的第一电流电极15。导电构件13具有片状形式。
[0026]片状形式被用于表示导电构件，与长度和宽度相比，其为薄的。在实施例中，导电构件具有厚度t、宽度b、和长度1，并且1b且< 101。导电构件的片状形式可以用于提供电感小于InH的导电构件。
[0027]高压耗尽型晶体管11可以是III族-氮化物晶体管，诸如III族氮化物HEMT，或碳化硅晶体管。低压增强型晶体管12可以是场效应晶体管，例如硅基晶体管，诸如M0SFET。高压耗尽型晶体管11可以是场效应晶体管(FET)，诸如高电子迁移率晶体管(HEMT)、异结场效应晶体管(HFET)、JFET, MESFET, CAVET、或适合于功率开关应用的任何其他FET结构。
[0028]高压耗尽型晶体管11可以是横向器件，并且低压增强型晶体管12可以具有竖直漂移通路并且被表示为竖直器件。高压耗尽型晶体管11和低压增强型晶体管12可以基于不同的半导体材料。例如，高压耗尽型晶体管11可以基于SiC或III族-氮化物，诸如氮化镓，并且低压增强型晶体管12可以基于硅。
[0029]高压耗尽型晶体管11和低压增强型晶体管12具有并排布置，并且彼此间隔一定距离，以便它们之间存在间隙16。导电构件13电子部件在高压耗尽型晶体管11的第一电流电极14和低压增强型晶体管12的第一电流电极15之间延伸。高压耗尽型晶体管11和低压增强型晶体管12可以布置在共同横向平面中或者彼此平行的横向平面中。
[0030]导电构件13可以跨过(bridge)在高压耗尽型晶体管11的第一电流电极14和低压增强型晶体管12的第一电流电极15之间的间隙16。导电构件13可以提供级联电路或半桥电路的节点。封包可以包围高压耗尽型晶体管11和低压增强型晶体管12两者。导电构件13可以以接触夹或管芯垫的形式提供，例如封包的引线框架的管芯垫。该封包可以具有标准外形，诸如SuperS08-封包外形。
[0031]在图1的实施例中，该导电构件13被示出为接触夹。该接触夹可以包括导电材料，诸如金属或合金，例如铜。该夹具有箔或薄板的形式，其可以被形成为具有接触部分17、18，所述接触部分从通常可以是平面的中央升起区域19伸出。该接触部分17、18可以通过焊剂(例如软焊剂)电学耦合到相应的电流电极、15，。
[0032]在实施例中，高压耗尽型晶体管11为氮化镓基HEMT，并且高压耗尽型晶体管11的第一电流电极14为源极。在这个实施例中，低压增强型晶体管12为MOSFET器件，特别是N型M0SFET，并且低压增强型晶体管12的第一电流电极15为漏极。
[0033]图2示出了根据实施例的电子部件20，其包括高压耗尽型晶体管11、低压增强型晶体管12和导电构件13，构件13被电学耦合到高压耗尽型晶体管11的第一电流电极14和低压增强型晶体管的第一电流电极15，并且该构件具有如图1中所示出的实施例中的片状形式。在并排设置中，低压增强型晶体管12被设置为邻近高压耗尽型晶体管11且与其隔开。在图2中所示出的实施例中，导电构件13通过管芯垫21提供。
[0034]管芯垫21可以为包括两个或更多引线的布置的一部分，这些引线被设置为邻近管芯垫21并且从管芯垫21隔开。例如，管芯垫21可以提供封包的结构部分。如果存在，管芯垫和引线包括导电材料，例如金属或合金，诸如铜。
[0035]彼此邻近的低压增强型晶体管12和高压耗尽型晶体管11的布置可以用于提高由两个晶体管生成的热量的热耗散，由于在其中一个晶体管直接堆叠在另一个上方的布置中，两个晶体管之间的相互加热被减轻。
[0036]导电构件13的二维的通常片状或板状形状，诸如接触夹或管芯垫，可以用于减少在使用接合线的布置上两个晶体管之间的节点的电感。除了电感小于InH的节点，整个封包的电感可以小于InH。
[0037]在低压增强型晶体管12和高压耗尽型晶体管11被彼此邻近安装在共同的管芯垫上的实施例中，也可以通过管芯垫帮助热耗散，因为管芯垫也可以作为一种形式的散热器。
[0038]如上面所讨论的，在实施例中，导电构件13提供了级联电路的节点。级联电路在图3中示出。在级联电路中，常态下接通的高压耗尽型晶体管11与常态下关断的低压增强型晶体管12结合，以形成混合器件，其中低压增强型晶体管被用于驱动高压耗尽型晶体管的栅极并且形成常态下关断的混合器件。
[0039]图3示出了级联电路的实例，级联电路包括高压耗尽型晶体管11、低压增强型晶体管12和导电构件13。
[0040]除了第一电流电极14，高压耗尽型晶体管11包括第二电流电极30和控制电极31。第一电流电极14可以是源极，第二电流电极30可以是漏极，并且控制电极31可以是栅极。
[0041]除了第一电流电极15，低压增强型晶体管12包括第二电流电极32和控制电极33。第一电流电极15可以是漏极，第二电流电极32可以是源极，并且控制电极33可以是栅极。
[0042]高压耗尽型晶体管11的第一电流电极14通过导电构件13被电学连接到低压增强型晶体管12的第一电流电极15并提供节点37，在这个设置中，第一电流电极14为源极，第一电流电极15为漏极。高压耗尽型晶体管11的栅极31与低压增强型晶体管12的源极32电学I禹合。
[0043]在图3中用虚线示意地示出，高压耗尽型晶体管11和低压增强型晶体管12可以包裹在单个封包中，该封包包括源极引线34、栅栅极引线35和漏极引线36。源极引线34可以被表示为低压引线，并且漏极引线36可以被表示为高压引线。在图3中所示出的实例中，可以将OV应用到低压引线34，并且将600V应用到高压引线36。
[0044]低压增强型晶体管12的源极32和高压耗尽型晶体管11的栅极31两者都电学耦合到源极引线34。低压增强型晶体管12的栅极33被电学耦合到栅极引线35。高压耗尽型晶体管12的漏极30被电学耦合到漏极引线36。
[0045]图4不出了根据实施例的电子部件40的平面图并且图5不出了横截面视图，电子部件40包括被设置在单个封包43中的高压耗尽型晶体管41和低压增强型晶体管42。单个封包43包括管芯垫44、栅极引线45、源极引线46、漏极引线47、和外壳48，外壳48包括非导电材料，诸如环氧树脂。该源极引线46与管芯垫44集成并且从管芯垫44伸出。栅极引线45和漏极引线47被布置为与管芯垫44隔开。
[0046]漏极引线47被放置为邻近管芯垫44的一侧，并且源极引线46和栅极引线45被放置为邻近管芯垫44的相对侧。该单个封包43可以具有标准外形，诸如S08-封包外形。
[0047]高压耗尽型晶体管41包括上侧67，其包括源极49、栅极50和漏极51，并且包括下侧52，其面向管芯垫44的顶面68并且被安装在上表面68上。高压耗尽型晶体管41与管芯垫44电学绝缘。
[0048]低压增强型晶体管42包括上侧53，其包括漏极54，并且包括下侧57，其包括源极55和栅极56。源极55面向管芯垫44的上表面68并且安装在其上，并且通过焊剂电耦合到管芯垫44的上表面68。低压增强型晶体管42被设置为邻近高压耗尽型晶体管41且与其隔开。栅极56面向栅极引线45的上表面58，并且通过焊剂安装在栅极引线45的上表面58上。高压耗尽型晶体管11在管芯垫44和栅极引线45之间延伸，并且跨过栅极引线45和管芯垫44之间的间隙59。
[0049]低压增强型晶体管42的漏极54通过导电构件被电连接到低压增强型晶体管41的源极49，该导电构件为接触夹60的形式，其在源极49和漏极54之间延伸，并且跨过高压耗尽型晶体管41和低压增强型晶体管42之间的间隙69。高压耗尽型晶体管41的漏极51通过第二导电构件电耦合到漏极引线47，该第二导电构件为第二接触夹61的形式，其在漏极51和漏极引线47之间延伸，并且跨过管芯垫44和漏极引线47之间的间隙62。
[0050]导电构件60提供了图4中所示出的级联电路的节点37。导电构件60具有低电感，因为其横截面大并且为板状的形式。如果第二接触夹61具有板状形状，那么电子部件40的电感40也可以保持为低的。高压耗尽型晶体管41的栅极50借由接合线62与低压增强型晶体管42的源极55电学耦合，接合线62在栅极50和管芯垫44之间延伸。
[0051]提供外壳48的材料封装晶体管器件41、42、两个接触夹60、61、接合线62和至少引线45、46、47的上表面和管芯垫44。在图5的横截面视图中，能够看出，电子部件40包括封包43、栅极引线45和管芯垫44，封包43具有表面可安装焊盘63，该焊盘63由漏极引线47的下表面提供，栅极引线45和管芯垫44提供了共面下表面，用于将电子部件40安装在电路板上。
[0052]如图5的横截面视图中所示出的，接触夹60、61每个都具有分别向电极伸出的升起部分63和两个腿部64和65。在接触夹60的情形中，该突出部65具有凸缘区域66，其具有的横向范围使得其覆盖低压增强型晶体管41的全部后表面和漏极54的全部横向范围。这种布置可以帮助减少接触夹60和漏极54之间的接触电阻。
[0053]如上所讨论的，图1中示出的电子部件可以用于提供半桥电路。图6示出了根据实施例的电子部件100，其提供了半桥电路，该半桥电路包括高压耗尽型晶体管101、低压增强型晶体管16和导电构件103，构件103将第一电流电极104电学耦合到低压增强型晶体管102的第一电流电极105,在这个实施例中，第一电流电极104为源极,第一电流电极105为漏极。
[0054]除了第一电流电极104，高压耗尽型晶体管101包括第二电流电极106和控制电极107。第一电流电极104可以是源极，第二电流电极106可以是漏极，并且控制电极107可以是栅极。
[0055]除了第一电流电极105，低压增强型晶体管102包括第二电流电极108和控制电极109。第一电流电极105可以是漏极，第二电流电极108可以是源极，并且控制电极109可以是栅极。
[0056]高压耗尽型晶体管101和低压增强型晶体管102可以包裹在单个封包110中，该封包110包括源极引线111、栅极引线112、114和漏极引线113。该源极引线111可以被表示为低压引线，并且漏极引线113可以被表示为高压引线。在图6中示出的实例中，可以将OV应用到低压引线，并且将600V应用到高压引线。
[0057]低压增强型晶体管102的源极105被耦合到源极引线111。低压增强型晶体管102的栅极109被电学耦合到栅极引线112。高压耗尽型晶体管101的漏极106被电学耦合到漏极引线113。
[0058]该布置不同于图3中示出的级联电路通过电连接到高压耗尽型晶体管101的栅极107的设置。在这个实施例中，高压耗尽型晶体管101的栅极107被电学耦合到封包110的第二栅极引线114，并且可以利用第二栅极引线114直接控制。
[0059]图7示出了根据实施例的电子部件100的顶视图。对于图4中示出的级联电路，该设置不同之处在于接合线115被耦合到高压耗尽型晶体管101的栅极107的设置。该接合线115在栅极107和封包110的第二栅极引线114之间延伸，其与管芯垫44隔开。
[0060]图8示出了根据实施例提供半桥电路的电子部件120的顶视图，并且图9示出了横截面视图。该电子部件120包括采用氮化镓基HEMT 121形式的高压耗尽型晶体管和采用P型MOSFET器件122形式的低压增强型晶体管。氮化镓基HEMT 121包括上表面123，其包括漏极124、源极125和栅极126。p型MOSFET器件122具有顶表面127，其包括源极128和栅极129。P型MOSFET器件122的相对后表面130包括漏极131。
[0061]电子部件120包括封包132，其包括管芯垫133、漏极引线134、第一栅极引线135、第二栅极引线136和传感引线137，并且该封包132与管芯垫133隔开并邻近管芯垫133 —侦U。管芯垫133的下表面138仍旧从该封包暴露，并且提供半桥电路的低压引线。
[0062]P型MOSFET的漏极131通过焊剂层被安装在管芯垫133的上表面141上，以便其与管芯垫133电学耦合。氮化镓基HEMT 121也被安装在管芯垫133的上表面141上，并且其通过氮化镓基HEMT 121的电学绝缘衬底与管芯垫133电学绝缘。
[0063]氮化镓基HEMT 121的漏极124通过第一接触夹139被电学耦合到漏极引线134。氮化镓基HEMT 121的源极125通过第二接触夹140被连接到P型MOSFET器件122的源极128。P型MOSFET器件122的栅极129通过接合线142被电学连接到第一栅极引线135。氮化镓基HEMT 121的栅极126通过接合线143被电学耦合到第二栅极引线136。提供又一接合线144将氮化镓基HEMT 121的传感电路145耦合到传感引线137。
[0064]由于低压增强型晶体管为P型器件，所以源极提供高侧并且漏极提供低侧。所以，与图4相比，低压增强型晶体管的实体布置相反，例如，源极128背对管芯垫133，并且漏极131面向管芯垫133并安装到管芯垫133上。
[0065]在图2中示出的实施例中，高压耗尽型晶体管11和低压增强型晶体管12之间的节点由管芯垫21提供，而不是由接触夹提供。图10示出了根据实施例包括这种布置并提供级联电路的电子部件150的平面图，并且图11示出了横截面视图。
[0066]该电子部件150包括以氮化镓基HEMT 151形式的高压耗尽型晶体管和以p型MOSFET器件152形式的低压增强型晶体管，P型MOSFET器件152邻近氮化镓基HEMT 151设置并且隔开。P型MOSFET器件152和氮化镓基HEMT为并排布置。电子部件150还包括封包153，其包括管芯垫154、漏极引线155、栅极引线156和低压引线157。低压引线157提供级联电路的低压引线，并且漏极引线155提供级联电路的高压引线。漏极引线155、栅极引线156和低压引线157与管芯垫154隔开，并且大体与管芯垫154共面。该封包153也包括环氧树脂158，其提供外壳。
[0067]氮化镓基HEMT 151的上表面159包括漏极160、源极161和栅极162。如图11的横截面视图中示出的，源极161被放置在上表面159上，并且借由通路165，源极161被电耦合到氮化镓基HEMT 151的后表面164上布置的又一电极163，该通路165延伸贯穿氮化镓基HEMT 151的厚度。该电极163被安装在管芯垫154上并且通过焊剂层电学耦合到管芯垫154，并且将上表面159上的源极161电学耦合到管芯垫154。
[0068]P型MOSFET器件152具有下侧166，其面向管芯垫154的上表面167和栅极引线156的上表面168。该下侧166包括源极169和栅极170。该源极169被安装在管芯垫154的上表面167上并且电学耦合到管芯垫154的上表面167，并且栅极170被安装在栅极引线156的上表面168上并且电学耦合到上表面168。P型MOSFET器件152因此跨过管芯垫154和栅极引线156之间的间隙171。P型MOSFET器件152包括在其上表面173上的漏极172。P型MOSFET器件的漏极172通过接合线174被电学耦合到低压引线157。氮化镓基HEMT151的栅极162通过接合线175被电学耦合到低压引线157。低压引线157为p型MOSFET器件152的漏极172和氮化镓基HEMT 151的栅极162提供了共同连接，并且提供了级联电路。
[0069]氮化镓基HEMT 151的漏极160通过接触夹176被电学连接到漏极引线155，该漏极引线155提供了高压引线。该接触夹176可以由多个接合线代替。
[0070]管芯垫154将氮化镓基HEMT 151的源极161电学耦合到p型MOSFET器件152的源极169，并且提供了级联电路的节点。
[0071]管芯垫154具有板形式，并因此，以类似于图1、4、5、7和8中所示出的实施例中由接触夹提供的低电感连接类似的方式，在氮化镓基HEMT 151的源极161和P型MOSFET 152的源极169之间提供低电感连接。
[0072]图12是为方法的示意图，其中焊膏200被应用到封包的至少一个导电部分，例如应用到引线框架202的至少一个部分。高压耗尽型晶体管201被应用到焊膏200，低压增强型晶体管203也被应用到焊膏200上。然后，焊膏204被应用到高压耗尽型晶体管201和低压增强型晶体管203上。将具有片状形式的导电构件205应用到高压耗尽型晶体管201上的焊膏204上，并且应用到低压增强型晶体管203上，并形成组件206。如通过箭头207示意地示出的，组件206被热处理，并且在高压耗尽型晶体管201和低压增强型晶体管203之间通过导电构件205形成电连接。
[0073]焊膏可以包括在液体或糊状基体中的焊剂的颗粒。该焊膏可以在室温下被应用到组件的各个部件，并且全部焊接可以在单个随后的热处理中形成。在这个热处理期间，焊膏的焊剂颗粒熔化并且该焊膏的剩余成分可能蒸发。如果需要进一步的连接以使电路完整，例如接合线连接，这些可以在热处理后形成。也可以实施进一步漂洗和干燥步骤，以去除热处理后剩余的焊膏的不需要的成分。
[0074]图13示出了方法，其中引线框架202可以包括管芯垫208和两个或更多引线209。被应用于引线框架202的焊膏200可以应用在引线框架202的位置的预先确定的离散区域，通常为管芯垫208，在该管芯垫208上将安装低压增强型晶体管203和高压耗尽型晶体管 201。
[0075]可以将焊膏204应用到在高压耗尽型晶体管201的第一电流电极210和低压增强型晶体管203的第一电流电极211。可以将导电构件205应用到置于高压耗尽型晶体管201的第一电流电极上的焊膏204和置于低压增强型晶体管203的第一电流电极上的焊剂。
[0076]高压耗尽型晶体管201可以是氮化镓基HEMT，其包括的=源极、漏极和栅极，所述源极提供第一电流电极。低压增强型晶体管203可以是P型MOSFET器件，其包括提供第一电流电极的源极、漏极和栅极。
[0077]低压增强型晶体管203可以是N型MOSFET器件，其包括提供第一电流电极的漏极、源极和栅极。在其中MOSFET器件具有竖直漂移路径的实施例中，可以在第一表面上提供源极和栅极，并且在与第一表面相反的第二表面上提供漏极。
[0078]在高压耗尽型晶体管201的例如漏极的第二电流电极212通过第二接触夹213被电学耦合到该封包的漏极引线209的实施例中，可以将焊膏214应用到第二电流电极212和漏极引线209，在实施热处理之前，接触夹213被应用到置于第二电流电极212上的焊膏214和漏极引线209。因此，第二接触夹213形成该组件的一部分。焊膏的应用和这些组分的堆叠可以在室温下实施。
[0079]焊膏的使用使得两个晶体管和引线框架上的接触夹的实体组件能够在室温下实施，并且单个热处理步骤被用于产生在接触夹之间到其各自电极或引线的全部电连接，并且被安装到两个晶体管，并且在低压增强型晶体管的情形中，在单个热处理中也产生到管芯垫的电耦合。
[0080]空间相对术语，诸如“低于”、“在……下方”、“下方”、“在……上方”、“上方”等，是为了易于描述而被用于解释一个元件相对于第二元件的放置。这些术语应涵盖不同于图中所述的不同定向的该器件的不同定向。
[0081]进一步，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、部分等，并且也并非限制。贯穿该描述，同样的术语指同样的元件。
[0082]如本文中所使用的，术语“具有”、“含有”、“包括”、“包含”等为开放术语，其指示所述元件或特征的存在，但是不排除额外元件或特征。除非上下文中另外清楚指出，否则冠词“一”、“一个”和“该”意图包括复数以及单数。
[0083]应当理解，除非另外具体指示，否则本文中所述的各种实施例的特征可以彼此组口 ο
[0084]尽管在本文中已经示出并描述具体实施例，但是本领域技术人员应当理解，各种替换和/或等价实现方式可以被代替为所示和所述的具体实施例，而不偏离本发明的保护范围。本申请意图覆盖本文中所讨论的具体实施例的任何改编或变化。因此，应指出的是本发明仅仅通过权利要求及其等价物限定。
【权利要求】
1.一种电子部件，包括: 高压耗尽型晶体管； 低压增强型晶体管，被布置为邻近所述高压耗尽型晶体管并且与其隔开；和 导电构件，将所述高压耗尽型晶体管的第一电流电极电耦合到所述低压增强型晶体管的第一电流电极，所述导电构件具有片状形式。
2.根据权利要求1所述的电子部件，其中所述导电构件跨过所述高压耗尽型晶体管的所述第一电流电极和所述低压增强型晶体管 的所述第一电流电极之间的间隙。
3.根据权利要求1所述的电子部件，其中所述导电构件为接触夹。
4.根据权利要求1所述的电子部件，其中所述导电构件为管芯垫。
5.根据权利要求1所述的电子部件，其中所述导电构件提供级联电路和半桥电路其中之一的节点。
6.根据权利要求1所述的电子部件，还包括包围所述高压耗尽型晶体管和所述低压增强型晶体管两者的封包。
7.根据权利要求6所述的电子部件，其中所述封包还包括管芯垫和与所述管芯垫隔开的多个引线。
8.根据权利要求7所述的电子部件，其中所述高压耗尽型晶体管被安装在所述管芯垫上，并且所述低压增强型晶体管被至少部分地安装在所述管芯垫上。
9.根据权利要求1所述的电子部件，其中所述高压耗尽型晶体管包括第一侧，所述第一侧包括所述第一电流电极、第二电流电极和控制电极；其中所述低压增强型晶体管包括第一侧和与所述第一侧相对的第二侧，所述第一侧包括第二电流电极和控制电极，所述第二侧包括所述低压增强型晶体管的所述第一电流电极。
10.根据权利要求9所述的电子部件，其中所述导电构件在所述高压耗尽型晶体管的所述第一电流电极和所述低压增强型晶体管的所述第一电流电极之间延伸。
11.根据权利要求9所述的电子部件，其中所述高压耗尽型晶体管的所述第二电流电极通过接触夹电连接到封包的引线。
12.根据权利要求9所述的电子部件，其中所述低压增强型晶体管的所述第二电流电极被安装在管芯垫上，并且所述低压增强型晶体管的所述控制电极被安装在与所述管芯垫隔开一定距离的引线上。
13.根据权利要求12所述的电子部件，其中所述高压耗尽型晶体管的所述控制电极通过接合线被连接到所述管芯垫。
14.根据权利要求9所述的电子部件，其中所述高压耗尽型晶体管还包括电连接到所述第一电流电极和在所述高压耗尽型晶体管后侧的第三电极的至少一个通路，所述第三电极被安装在管芯垫上并且电连接到所述管芯垫，所述低压增强型晶体管的所述第一电流电极被安装在所述管芯垫上并且电连接到所述管芯垫。
15.根据权利要求1所述的电子部件，其中所述高压耗尽型晶体管是III族-N晶体管、III族-N HEMT和SiC晶体管的一种。
16.根据权利要求1所述的电子部件，其中所述低压增强型晶体管是场效应晶体管。
17.一种方法，包括: 将焊膏应用到封包的至少一个导电部分； 将高压耗尽型晶体管应用到所述焊膏上； 将低压增强型晶体管应用到所述焊膏上； 将焊膏应用到所述高压耗尽型晶体管上； 将焊膏应用到所述低压增强型晶体管上； 将导电构件应用到所述高压耗尽型晶体管上的所述焊膏上，并且应用到所述低压增强型晶体管上的所述焊膏上，以形成组件；和 对所述组件进行热处理，以经由所述导电构件在所述高压耗尽型晶体管和所述低压增强型晶体管之间形成电连接。
18.根据权利要求17所述的方法，其中所述焊膏被应用到所述高压耗尽型晶体管的第一电流电极和所述低压增强型晶体管的第一电流电极，并且所述导电构件被应用到所述高压耗尽型晶体管的所述第一电流电极和所述低压增强型晶体管的所述第一电流电极。
19.根据权利要求17所述的方法，其中焊膏被应用到所述高压耗尽型晶体管的第二电流电极和所述封包的又一导电部分。
20.根据权利要求19所述的方法，还包括将第二导电构件应用到所述高压耗尽型晶体管的所述第二电流电极和所述封包的所述又一导电部分，以利用所述第二导电构件在所述高压耗尽型晶体管和所述封包的所述又一导电部分之间形成电连接。
【文档编号】H01L21/77GK104347618SQ201410389672
【公开日】2015年2月11日 申请日期:2014年8月8日 优先权日:2013年8月9日
【发明者】R·奥特雷姆巴, K·希斯, O·黑伯伦 申请人:英飞凌科技奥地利有限公司