布线基板及其制造方法

布线基板及其制造方法
【专利摘要】一种具有窄间距TSV构造的布线基板及其制造方法。绝缘部(5)由填充在半导体基板(1)的厚度方向上所形成的槽或孔的内部(121)的绝缘物构成。柱状导体(311～316)被填充在以窄间距(d1、d2)配置在绝缘部(5)的面内且在厚度方向上延伸的槽或孔的内部。
【专利说明】布线基板及其制造方法

【技术领域】
[0001]本发明涉及适用了 TSV(Through-Silicon-Via)技术的布线基板及其制造方法。更具体地说，涉及适用了窄间距TSV形成技术的布线基板及其制造方法。

【背景技术】
[0002]在适用TSV(Through-Silicon-Via)技术来实现三维布线基板时，必须使贯通电极与硅基板电绝缘。作为电绝缘的方法，专利文献I公开了以下技术:以包围贯通电极的方式设置贯通硅基板的环状的分离槽，在分离槽的底面及侧面上直接形成硅膜，接着以填埋残留在分离槽内的间隙的方式，在硅膜上形成绝缘膜，对与分离槽的内周侧面及外周侧面分别接触的硅膜的表面进行热氧化，形成硅热氧化膜。
[0003]但是，难以形成足够厚的绝缘膜，构成贯通电极的金属成分例如Cu向硅氧化膜扩散，进一步向硅基板中扩散，存在电绝缘特性受损的情况。此外，还存在在绝缘膜上产生裂痕、绝缘功能受损的情况。
[0004]专利文献2公开了有效地解决上述问题的技术。专利文献2所公开的布线基板制造方法包括绝缘层形成工序和柱状导体形成工序。绝缘层形成工序在半导体基板的厚度方向上形成孔或槽，在孔或槽内形成绝缘层。柱状导体形成工序在由绝缘层包围的区域内形成孔或槽，在孔或槽内形成包含金属成分或合金成分的纵柱状导体。
[0005]根据专利文献2所记载的技术，可获得能够形成物理/化学强度优良的绝缘部；能够形成没有间隙、空洞、裂痕等缺陷的高可靠度的绝缘部；能够形成具有各种电特性的绝缘部等优点。
[0006]但是，专利文献2没有公开以窄间距并设多个纵柱状导体的窄间距TSV形成技术。若纵柱状导体的配置间距达到例如4 μ m以下，则应形成纵柱状导体的槽或孔只要产生微小的位置偏移，就容易产生接触等不良模式。专利文献2没有公开用于避免发生这种不良模式的方法。
[0007]此外，若要形成窄间距TSV，则在制造工艺中，用于支撑纵柱状导体或绝缘部的支柱的截面积减小，在制造工艺中存在引发支柱折损、位置偏移、支柱间接触等多种不良模式的危险性。专利文献2对于用于避免发生这种不良模式的方法也没有进行公开。
[0008]专利文献1:日本特开2008-251964号公报
[0009]专利文献2:日本专利第5225479号公报


【发明内容】

[0010]本发明的课题在于提供一种具有窄间距TSV构造的布线基板及其制造方法。
[0011]本发明的另一个课题在于提供适合于形成窄间距TSV的布线基板制造方法。
[0012]本发明的再一个课题在于提供如下布线基板制造方法:即使在用于支撑绝缘物或柱状导体的柱状体的截面积因窄间距化而减小的情况下，也能够减小引发柱状体的折损、位置偏移、柱状体间接触等多种不良模式的危险性。
[0013]为了解决上述课题中的至少一个，本发明的一种布线基板包括半导体基板、绝缘部及多个柱状导体。上述绝缘部是填充于在上述半导体基板的厚度方向上所形成的槽或孔的内部的绝缘物。上述多个柱状导体被填充在以窄间距配置在上述绝缘部的面内且在厚度方向上延伸的槽或孔的内部。
[0014]如上所述，在本发明的布线基板中，绝缘部由填充于在半导体基板的厚度方向上所形成的槽或孔的内部的绝缘物构成，因此绝缘部与由Si基板等构成的半导体基板一体化。
[0015]多个柱状导体被填充在以窄间距配置在与由Si基板等构成的半导体基板一体化的绝缘部的面内且在厚度方向上延伸的微细空间的内部。因此，多个柱状导体分别通过共同化的一个绝缘部相互电绝缘，并且与半导体基板也电绝缘。该电绝缘构造与将多个柱状导体分别电绝缘并配置在半导体基板上的情况(例如专利文献2)相比，能够显著缩小柱状导体间的间距间隔。因此，根据本发明，能够实现具有窄间距TSV构造的布线基板。
[0016]本发明的布线基板还可以包含电子元件。这种电子元件的例子包括从布线导体、布线基板或电子部件选择的至少一种。其导体部分的至少一部分扩散接合到柱状导体的两端面中的至少一端面。通过这种扩散接合，能够实现具有高接合强度且耐热性优良的接合构造。尤其是，在使用纳米复合构造合金钎焊材料或纳米复合构造微粉末来热扩散接合电子元件的导体部的情况下，通过构成纳米复合构造的多种金属/合金成分、氧化物、硅化物、硫化物等的均质分散系统，形成高度的热扩散接合。
[0017]本发明的一种制造方法用于制造上述布线基板，包括在上述绝缘部上彼此隔着间隔设置上述半导体基板的柱状体，接着去除上述柱状体并在其去除痕迹的内部填充柱状导体的工序。
[0018]如上所述，在本发明中，去除从半导体基板的一面向其厚度方向形成的绝缘部的面内彼此隔着间隔而存在的柱状体,并在其去除痕迹的内部填充柱状导体，因此应填充柱状导体的去除痕迹被绝缘部包围并划定，成为没有孔径变动、位置变动的微细空间。因此，即使是窄间距的TSV，也能够切实地形成。
[0019]此外，TSV技术如其名称所示，是在硅基板等半导体基板上形成电绝缘的纵柱状导体(贯通电极)的技术，因此在绝缘部的面内彼此隔着间隔而存在的柱状体由硅基板等半导体基板构成。因此，柱状体能够通过对硅基板等半导体基板适用以往适用的蚀刻技术来容易、迅速且切实地去除。因此，能够容易、迅速且切实地形成用于填充柱状导体的去除痕迹及柱状导体。
[0020]本发明的布线基板制造方法在上述半导体基板上彼此隔着间隔形成多个槽或孔，在该槽或孔的内部填充流动性绝缘物并使其固化，形成上述绝缘部，在填充上述流动性绝缘物时优选包括将上述柱状体与上述半导体基板或固化的上述绝缘部接触来进行支撑的工序。
[0021]如上所述，例如若要以4μπι以下的窄间距形成TSV，则用于支撑柱状导体或绝缘部的柱状体的截面积例如减小到2 μ m以下，在填充流动性绝缘物时，存在柱状体受到其填充压的影响而引发折损、位置偏移、支柱间接触等多种不良模式的危险性。
[0022]在本发明中，由于在填充流动性绝缘物时包括将柱状体与半导体基板或固化的绝缘部接触来进行支撑的工序，因此柱状体的机械强度得到增强，引发柱状体的折损、位置偏移、支柱间接触等不良模式的危险性降低。
[0023]上述流动性绝缘物优选为含有绝缘性微粒、Si微粒及有机Si化合物的绝缘性膏。
[0024]发明效果
[0025]如上所述，根据本发明，能够获得以下效果。
[0026](a)能够提供具有窄间距TSV构造的布线基板。
[0027](b)能够提供适合于形成窄间距TSV的布线基板制造方法。
[0028](c)能够提供如下布线基板制造方法:即使在制造工艺的中途用于支撑绝缘物或柱状导体的柱状体的截面积因窄间距化而减小的情况下，也能够减小引发柱状体的折损、位置偏移、柱状体间接触等多种不良模式的危险性。
[0029]关于本发明的其他目的、结构及优点，参照附图进一步详细说明。但是，附图仅是示例。

【专利附图】

【附图说明】
[0030]图1是表示本发明的布线基板的一部分的立体图。
[0031]图2是表示本发明的布线基板的另一个实施方式的图。
[0032]图3是表示本发明的布线基板的再一个实施方式的图。
[0033]图4是表示本发明的布线基板的再一个实施方式的图。
[0034]图5是表示本发明的布线基板的再一个实施方式的图。
[0035]图6是表示图1?图5所示的布线基板的制造方法中所包含的工序的图。
[0036]图7是图6的7-7线放大截面图。
[0037]图8是表不图6及图7所不的工序之后的工序的图。
[0038]图9是图8的9-9线放大截面图。
[0039]图10是表不图8及图9所不的工序之后的工序的图。
[0040]图11是图10的11-11线放大截面图。
[0041]图12是表不图10及图11所不的工序之后的工序的图。
[0042]图13是图12的13-13线放大截面图。
[0043]图14是表示本发明的布线基板的另一个制造方法所包含的工序的图。
[0044]图15是表不图14所不的工序之后的工序的图。
[0045]图16是表示图15所示的工序之后的工序的图。
[0046]图17是表不图16所不的工序之后的工序的图。
[0047]图18是表不图17所不的工序之后的工序的图。
[0048]图19是表不图18所不的工序之后的工序的图。
[0049]图20是表不图19所不的工序之后的工序的图。
[0050]图21是表示本发明的布线基板的再一个制造方法的图。
[0051]图22是表示本发明的布线基板的再一个制造方法的图。
[0052]图23是表示本发明的布线基板的再一个制造方法的图。
[0053]图24是表示本发明的布线基板的再一个制造方法的图。
[0054]符号说明
[0055]I半导体基板
[0056]311?316柱状导体
[0057]5绝缘部

【具体实施方式】
[0058]1.本发明所涉及的布线基板
[0059]参照图1，表示本发明的三维布线基板的一部分。在图1中，半导体基板I是厚度Tl为50 μ m以下的硅基板等，具有绝缘部5和在绝缘部5的面内以窄间距dl、d2配置的多个η = 16的柱状导体311?326。数η为任意数。
[0060]绝缘部5填充在形成于半导体基板I的一面111上的微细空间121中。该绝缘部5优选是将含绝缘性微粒、Si微粒、液状的有机Si化合物的绝缘膏填充到在半导体基板I的厚度方向上所形成的槽或孔等(存在称为微细空间的情况)121的内部中并固化而形成的。若将绝缘膏填充到微细空间121的内部，并进行热处理，则通过Si微粒和有机Si化合物的反应，形成S1-O键，得到将绝缘性微粒作为骨材、并将其周围通过S1-O键来填埋而形成的绝缘物构造。绝缘性微粒及Si微粒具有nm尺寸(I μ m以下)的粒径。其中，绝缘性微粒及Si微粒的粒径不需要均匀，在上述nm尺寸的区域内可以含不同粒径的微粒。
[0061]柱状导体311?326沿着半导体基板I的厚度Tl的方向延伸,一端向半导体基板I的一面111露出。柱状导体311?326既可以是另一端向半导体基板I的底面112露出的贯通柱状导体，也可以是留在半导体基板I的内部的非贯通柱状导体。柱状导体311?326在本实施方式中是横截面4边形状，但也可以是其他多边形状或圆形状。此外，排列为4行4列的矩阵状，但行列数可以是任意的。柱状导体311?326可以通过适用镀敷法、熔融金属填充法或导电膏填充法等公知技术来形成。关于柱状导体311?326的尺度，若例示一例，贝1J配置间距dl、d2为4?100 μ m的范围,直径为0.5?25 μ m的范围。其中，配置间距不需要是固定尺寸，直径也不限定于上述值。
[0062]如上所述，在本发明的布线基板中，绝缘部5由填充在形成于半导体基板I的厚度方向上的槽或孔等微细空间121的内部的绝缘物构成，因此绝缘部5与由Si基板等构成的半导体基板I 一体化。
[0063]多个柱状导体311?326在与由Si基板等构成的半导体基板一体化的绝缘部5的面内以窄间距dl、d2配置，且填充在沿着厚度方向延伸的槽或孔等微细空间的内部。因此，多个柱状导体311?326分别由一个绝缘部5共同支撑，相互电绝缘，并且还与半导体基板I电绝缘。该电绝缘构造与将多个柱状导体311?326分别电绝缘并配置在半导体基板I上的情况(例如专利文献2)相比，能够将柱状导体间的间距dl、d2显著缩小为例如4μπι以下。因此，根据本发明，能够实现具有窄间距TSV构造的布线基板。
[0064]柱状导体311?326可以含从Ag、Cu、Au、Pt、T1、Zn、Al、Fe、B、Si及Ni的组中选择的至少I种、以及从Sn、In、B1、Ga的组中选择的至少I种。第I组是高熔点金属材料，第2组是低熔点金属材料。
[0065]柱状导体311?326的个数、形状及配置等是从合理的信号传送路径的划定、作为信号传送路而要求的电特性的充足等各种观点选择的设计事项。图2及图3例示其具体例。
[0066]图2表示例如适合于互补信号路径、返回通路(Return pass)接近的电源/接地布线的具体例。如图2所示，成为在绝缘部5上形成的微细空间中填充有成为电源/接地布线的柱状导体(311、313)、(312、314)、(315、317)、(316,318)的布线构造。
[0067]接着，图3的实施方式表示适合作为强化了屏蔽效果的信号路的TSV构造。在本实施方式中，成为在由绝缘部(511?516)划定的4个4边形区域内形成L字状的绝缘部521?524、且在由绝缘部(511?516)及绝缘部(521?524)包围的区域内填充有柱状导体311?318的布线基板。该布线基板也当然属于本发明。
[0068]在此，在由固化的绝缘部(511?516)及绝缘部(521?524)包围的区域内填充柱状导体311?318，因此即使是没有孔径变动、位置变动的窄间距的TSV，也能够切实地形成。
[0069]本发明的布线基板还可以包含与电子元件的组合。这种电子元件的例子包括从布线导体、布线基板或电子部件选择的至少一种。其导体部分的至少一部分扩散接合到柱状导体的两端面中的至少一端面。图4及图5表不其一例。
[0070]首先，参照图4，构成电子元件的导体351?356与柱状导体323?326的两端面中的至少一端面液相扩散接合或固相扩散接合。根据这种扩散接合，能够在导体351?356与柱状导体323?326之间实现具有高接合强度、且耐热性优良的接合构造。尤其是，在使用纳米复合构造合金钎焊材料或纳米复合构造微粉末来热扩散接合作为电子元件的导体351?356的情况下,通过构成纳米复合构造的金属/合金成分，形成高度的液相扩散接合或固相扩散接合。纳米复合构造是指，金属、合金或它们的化合物一体化、复合化而成的构造。纳米复合构造合金钎焊材料或纳米复合构造微粉末可以包括高熔点金属材料及低熔点金属材料的组合。
[0071]接着，图5表示作为电子元件而选择了电子部件A及布线基板B的情况。在柱状导体323?326的两端面上分别扩散接合设置在电子部件A及布线基板B上的导体351?356。根据这种扩散接合，在导体351?356与柱状导体323?326之间能够实现具有高接合强度、且耐热性优良的接合构造。在使用纳米复合构造合金钎焊材料或纳米复合构造微粉末热扩散接合电子元件的导体351?356的情况下，通过构成纳米复合构造的金属/合金成分，形成高度的热扩散接合。
[0072]电子部件A可以是有源元件、无源元件中的任一种。代表性的有源元件是作为三维系统级封装(3D-SiP)的方式的系统LS1、存储器LS1、图像传感器或MEMS等。也可以是包括模拟及数字电路、像DRAM这样的存储电路、像CPU这样的逻辑电路等的电子设备，也可以是通过不同的工艺制作模拟高频电路、低频且低功耗电力的电路这种不同种类的电路并将它们层叠而成的电子机器。
[0073]此外，可以包括传感器模块、光电模块、单极晶体管、MOS FET、CM0SFET、存储单元、或它们的集成电路部件(IC)、或各种规模的LSI等基本上将电子电路作为功能要素的几乎所有电子机器、电子设备。在本发明中，在称为集成电路LSI的情况下，包括小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路VLS1、ULSI等所有集成电路。
[0074]布线基板B既可以是图1?图3所示的基板，也可以是其他基板。
[0075]在上述各种布线基板中，即使半导体基板I的种类、柱状导体的形状、配置、孔径等方面与本说明书中公开的不同，但只要绝缘部的构造及绝缘部相对于柱状导体的关系满足本发明，就属于其技术范围。
[0076]2.布线基板的制造方法
[0077]接着，参照图6?图24说明图1?图3所示的布线基板的制造方法。参照图6及图7，在从半导体基板I的一面111朝向其厚度方向形成的微细空间121的内部形成有绝缘部5。微细空间121是有底孔。在绝缘部5的面内，半导体基板I的柱状体131?146被配置成行列状。柱状体131?146的高度方向的一端呈现在绝缘部5的表面，相反侧的底部与半导体基板I连续。
[0078]接着，如图8及图9所示，在半导体基板I的一面111上形成掩模7。掩模7是适用包括光刻工序的高精度图案形成技术来形成的抗蚀掩模。该掩模7仅在与柱状体131?146的高度方向的一端面对置的部分具有缺口图案711?726。
[0079]通过上述掩模7的缺口图案711?726，适用CVD法、激光穿孔法等公知的技术，对柱状体131?146进行深蚀刻。图10及图11表示该蚀刻工序结束后的状态，产生柱状体131?146的去除痕迹即微细空间151?166。
[0080]之后，如图12及图13所示，在柱状体131?146的去除痕迹即微细空间151?166中填充柱状导体311?326。关于柱状导体311?326的尺度,例不一例，贝1J配置间距为4?100 μ m的范围，口径为0.5?25 μ m的范围。其中，配置间距不需要是固定尺寸，口径也不限定于上述值。
[0081]柱状导体311?326可以通过适用镀敷法、熔融金属填充法或导电膏填充法等公知技术来形成。其中，从形成高品质导体及降低制造成本的观点考虑，优选熔融金属填充法。熔融金属填充法中所使用的金属、合金可以包括使用了纳米复合构造金属或合金微粉末的高熔点金属材料及低熔点金属材料。
[0082]如上所述，去除在从半导体基板I的一面111在其厚度方向上形成的绝缘部5的面内彼此隔着间隔而存在的柱状体131?146，因此应填充柱状导体311?326的柱状体131?146的去除痕迹成为被绝缘部5包围且划定、没有口径变动及位置变动的微细空间151?166。因此，即使是窄间距的TSV，也能够切实地形成。
[0083]此外，TSV技术如其名称所示，是在硅基板等半导体基板上形成电绝缘的柱状导体(贯通电极)的技术，因此在绝缘部5的面内彼此隔着间隔而存在的柱状体131?146由硅基板等半导体基板I构成。因此，柱状体131?146能够通过对硅基板等半导体基板I适用以往适用的蚀刻技术例如CVD法、激光穿孔法等公知的技术来容易、迅速且切实地去除。因此，能够容易、迅速且切实地形成用于填充柱状导体311?326的微细空间151?166及柱状导体311?326。
[0084]接着，参照图14?图20说明本发明的另一布线基板制造方法。首先，如图14所示，在半导体基板I的一面111上，隔着间隔d3形成例如槽状的4个微细空间121?124。这种微细空间121?124能够通过对由硅基板等构成的半导体基板I适用以往适用的蚀刻技术例如CVD法激光穿孔法等公知的技术来形成(深挖)。微细空间121?124既可以从半导体基板I的一面111朝向另一面112贯通，也可以不贯通。微细空间121?124的配置间距为4?ΙΟΟμπι的范围,槽宽为0.5?25μηι的范围。其中，配置间距不需要是固定尺寸，槽宽也不限定于上述值。
[0085]在微细空间121?124的相互之间，存在由半导体基板I构成的细长的柱状体101?103。这些柱状体101?103的长度方向的两端与半导体基板I的其余部分连续而被支撑。
[0086]接着，如图15中图示那样，在微细空间121?124的内部填充流动性绝缘物并使其固化，形成绝缘部511?514。在此，由于在微细空间121?124之间的柱状体101?103的长度方向的两端与原来的半导体基板I连续而被支撑，因此即使在微细空间121?124的内部填充流动性绝缘物而形成绝缘部511?514时，柱状体101?103的截面积由于例如4μπι以下的窄间距化而减小的情况下，也能够减小引发柱状体101?103的折损、位置偏移、柱状体101?103的相互接触等多中不良模式的危险性。
[0087]流动性绝缘物优选为含有绝缘性微粒、Si微粒及有机Si化合物的绝缘性膏。也可以在将绝缘性微粒及Si微粒放入微细空间之后，放入有机Si化合物的液体。在使填充在微细空间121?124的内部的流动性绝缘物固化而形成绝缘部511?514时，使有机Si化合物及Si微粒彼此反应，形成填埋绝缘性微粒的周围的S1-O键的网络。有机Si化合物及Si微粒的反应优选可以在真空氛围中例如在130°C?150°C的温度范围内加热来进行。由此形成绝缘部511?514。伴随着反应而产生的有机物被热分解，作为气体而被排出。
[0088]绝缘部511?514成为通过S1-O键的网络具体而言通过非晶二氧化硅(S12)将绝缘性微粒的周围完全填埋的构造。
[0089]此外，热处理工序优选包括对填充在微细空间121?124的内部的流动性绝缘物一边加压一边加热,之后一边加压一边冷却的工序。通过该工序,能够进一步推进有机物热分解，使绝缘部511?514致密化，提高对半导体基板I的密接力。
[0090]通过执行上述工艺，能够在微细空间121?124内形成物理/化学强度优良的绝缘部511?514。
[0091]此外，通过使有机Si化合物及Si微粒彼此反应，能够形成填埋绝缘性微粒的周围的S1-O键具体而言形成非晶二氧化硅(S12)。S卩，由于形成Si微粒的氧化物，因此体积增力口，在微细空间内没有间隙、空洞、裂痕等缺陷，能够形成对微细空间的侧壁面的密接强度高的高可靠度的绝缘部。此外，S12与Si微粒相比，体积增加30?35%左右。这与Si微粒的缩减率对应，因此能够避免收缩引起的空洞、间隙或裂痕的发生等。
[0092]此外，本发明的流动性绝缘物含有绝缘性微粒，因此能够形成具有与该绝缘性微粒的特性相应的各种电特性的绝缘部。绝缘性微粒基本上是金属氧化物微粒(陶瓷)。例如，在使用由钛酸钡等强电介质材料构成的绝缘性微粒的情况下，能够形成静电容量大的绝缘部，在是由Si02、Al203等低电介质材料构成的绝缘性微粒的情况下,能够形成静电容量小的绝缘部。
[0093]在本发明中所使用的有机Si化合物的代表例是用化学式
[0094]CH3O- [SinOn-1 (CH3) n (OCH3) J -CH3
[0095]表示的烷基烷氧基硅烷。这种情况下的反应式如下。
[0096]Si+CH30-[SinOlri (CH3)n (OCH3) J-CH3 — S12+(C，H，O) t...(I)
[0097]在具有微细空间121?124的半导体基板I是Si半导体基板的情况下，上述反应在与Si半导体基板的Si之间也产生。此外，也可以使用有机聚硅氧烷(官能性侧链烷氧基娃烧)。
[0098]Si微粒也可以通过在微细空间121?124的内部放入硅油并进行热处理来生成。作为硅油,可以使用二甲基聚硅氧烷(C2H6OSi)ntl
[0099]接着，如图16所示，在半导体基板I的一面111的上方配置掩模7。该掩模7是适用高精度图案形成技术形成的抗蚀掩模。该掩模7将在微细空间121?124之间开口的缺口图案711?725以预定间隔配置成矩阵状。
[0100]通过上述掩模7的缺口图案711?725，适用CVD法、激光穿孔法等公知的技术，对半导体基板I进行深蚀刻。图17表示该蚀刻工序结束后的状态，产生按照缺口图案711?725对半导体基板I进行蚀刻而得到的微细空间151?165。在微细空间151?165之间存在半导体基板I的柱状体131?146。柱状体131?146将其侧面与固化的绝缘部511?514接触而被支撑。
[0101]接着，如图18中图示那样，在微细空间151?165中填充流动性填充物并使其固化，形成绝缘部521?535。流动性绝缘物是含有绝缘性微粒、Si微粒及有机Si化合物的前述的绝缘性膏。也可以在将绝缘性微粒及Si微粒放入微细空间之后，放入有机Si化合物的液体。
[0102]在此，由于柱状体131?146将其侧面与固化的绝缘部511?514接触而被支撑，因此即使在对微细空间151?165填充流动性绝缘物时，柱状体131?146的截面积由于例如4μπι以下的窄间距化而减小的情况下，也能够减小引发柱状体131?146的折损、位置偏移、柱状体131?146的相互接触等多种不良模式的危险性。
[0103]接着，在半导体基板I的一面111的上方配置掩模，通过掩模的缺口图案，适用CVD法、激光穿孔法等公知的技术，通过缺口图案对半导体基板I进行深蚀刻(参照图8?图
11)。图19表示该蚀刻工序结束后的状态，产生按照掩模的缺口图案对半导体基板I进行蚀刻而得到的微细空间151?166。微细空间151?166的周围被固化的绝缘部511?514、521?535包围。
[0104]接着，如图20中图示那样，在微细空间151?166中填充柱状导体311?326。如前所述，柱状导体311?326可以通过适用镀敷法、熔融金属填充法或导电膏填充法等公知技术来形成。此外，柱状导体311?326的尺度，若例示一例，则配置间距为4?100 μ m的范围，最大部的直径为0.5?25 μ m的范围。其中，配置间距不需要是固定尺寸，直径也不限定于上述值。
[0105]在此，在由绝缘部511?514、521?535包围的微细空间151?166内填充柱状导体311?326，因此即使是没有孔径变动、位置变动的窄间距的TSV，也能够切实地形成。
[0106]此外，在绝缘部5的面内彼此隔着间隔而存在的柱状体131?146由硅基板等半导体基板I构成。因此，柱状体131?146能够通过对硅基板等半导体基板I适用以往适用的蚀刻技术例如CVD法、激光穿孔法等公知的技术来容易、迅速且切实地去除。因此，能够容易、迅速且切实地形成用于填充柱状导体311?326的微细空间151?166及柱状导体 311 ?326。
[0107]此外，参照图21?图22进行说明。首先，如图2UA)所示，在半导体基板I的一面111 (未图示)深挖形成与具有缺口图案711?715的抗蚀掩模71的缺口图案711?715相应的微细空间之后，如图21(B)中图示那样，在微细空间的内部填充流动性绝缘物并使其固化，形成绝缘部511?515。在绝缘部511?515之间，存在半导体基板I的细长的柱状体101?104。这些柱状体101?104的长度方向的两端与原来的半导体基板I连续而被支撑。因此，即使在微细空间的内部填充流动性绝缘物而形成绝缘部511?515时，柱状体101?104的截面积由于例如4 μ m以下的窄间距化而减小的情况下，也能够减小引发柱状体101?104的折损、位置偏移、柱状体101?104的相互接触等多种不良模式的危险性。
[0108]接着，如图21(C)所示，在图21⑶中所呈现的半导体基板I的一面111上形成具有缺口图案721?725的抗蚀掩模72，形成与抗蚀掩模72的缺口图案721?725相应的微细空间。抗蚀掩模72的缺口图案721?725与抗蚀掩模71的缺口图案711?725正交。
[0109]接着，如图21(D)中图示那样，在微细空间的内部填充流动性绝缘物并使其固化，形成绝缘部521?525。其结果，产生由绝缘部511?515和绝缘部521?525包围的柱状体 131 ?146。
[0110]在形成绝缘部521?525时，将柱状体131?146的侧面与绝缘部511?514接触而支撑，因此即使在柱状体131?146的截面积由于例如4μ m以下的窄间距化而减小的情况下，也能够减小引发柱状体131?146的折损、位置偏移、柱状体131?146的相互接触等多种不良模式的危险性。
[0111]接着，如图21 (E)所示，对柱状体131?146进行深蚀刻，形成微细空间151?166之后，如图21(F)中图示那样，在微细空间151?166中填充柱状导体311?326。在此，由于在由固化的绝缘部5的包围的微细空间151?166内填充柱状导体311?326，因此即使是没有孔径变动、位置变动的窄间距的TSV，也能够切实地形成。
[0112]此外，柱状体131?146能够通过对硅基板等半导体基板I适用以往适用的蚀刻技术例如CVD法、激光穿孔法等公知的技术来容易、迅速且切实地去除。因此，能够容易、迅速且切实地形成用于填充柱状导体311?326的微细空间151?166及柱状导体311?326。
[0113]接着，参照图22说明其他实施方式。图22表示有效地避免已填充区域的深挖损伤的方法。首先，如图22(A)所示，在半导体基板I的一面111(未图示)形成与抗蚀掩模71的缺口图案711?716相应的微细空间之后，如图22 (B)中图示那样，在微细空间的内部填充流动性绝缘物并使其固化，形成绝缘部511?516。
[0114]抗蚀掩模71具有组合多个纵图案711?713和多个横图案714?716而成的缺口图案、以及由纵图案711?713和横图案714?716包围的四边形状的掩模图案701?704。纵图案711?713和横图案714?716个数是任意的。
[0115]在形成与抗蚀掩模71的缺口图案711?716相应的微细空间之后，在微细空间的内部填充流动性绝缘物并使其固化而形成了绝缘部511?516的情况下，形成与抗蚀掩模71的缺口图案711?716相应的绝缘部511?516、以及由绝缘部511?516的纵图案511?513和横图案514?516包围的四边形状的柱状体101?104。
[0116]接着，如图22 (C)所示，在图22 (B)中所呈现的半导体基板I的一面111，形成具有缺口图案721?724的抗蚀掩模72，形成与抗蚀掩模72的缺口图案721?724相应的微细空间。抗蚀掩模72的缺口图案721?724形成为与抗蚀掩模71的缺口图案711?716正交且连续。各缺口图案721?724具体形成为与划定四边形状的柱状体101?104的绝缘部511?516的纵图案511?513及横图案514?516正交的十字状的形状。
[0117]按照抗蚀掩模72的缺口图案721?724进行的深挖，并不是对绝缘部511?516进行削减，因此在形成缺口图案721?724时，能够避免对已填充区域即绝缘部511?516造成深挖损伤。
[0118]接着，如图22(D)中图示那样，在微细空间的内部填充流动性绝缘物并使其固化，形成绝缘部521?524。其结果，产生由绝缘部521?524、绝缘部511?516包围的柱状体 131 ?146。
[0119]在此，在形成绝缘部521?524时，将柱状体131?146的侧面与绝缘部511?516接触而进行支撑，因此即使在柱状体131?146的截面积由于窄间距化而减小的情况下，也能够减小引发柱状体131?146的折损、位置偏移、柱状体131?146的相互接触等多种不良模式的危险性。
[0120]接着，如图22(E)所示，对柱状体131?146进行深蚀刻，形成微细空间151?166之后，如图22(F)中图示那样，在微细空间151?166中填充柱状导体311?326。在此，由于在由固化的绝缘部5包围的微细空间151?166中填充柱状导体311?326，因此即使是没有孔径变动、位置变动的窄间距的TSV，也能够切实地形成。
[0121]此外，柱状体131?146能够通过对硅基板等半导体基板I适用以往适用的蚀刻技术例如CVD法、激光穿孔法等公知的技术来容易、迅速且切实地去除。因此，能够容易、迅速且切实地形成用于填充柱状导体311?326的微细空间151?166及柱状导体311?326。
[0122]3.其他实施方式的例子
[0123]图23表示制造图2所示的布线基板的方法。首先，在图23(A)中，在半导体基板I的一面111 (未图示)形成与抗蚀掩模71的缺口图案711?720相应的微细空间之后，如图23 (B)中图示那样，在微细空间的内部填充流动性绝缘物并使其固化，形成绝缘部511?520。
[0124]抗蚀掩模71是在纵向(图中上下方向)上隔着间隔而配置有一对缺口图案(711和717)、共同缺口图案712、一对缺口图案(713和718)、一对缺口图案(714和719)、共同缺口图案715及一对缺口图案(716和720)的结构。
[0125]接着，如图23(C)所示，在图23(B)中所呈现的半导体基板I的一面111形成具有缺口图案721?724的抗蚀掩模72，形成与抗蚀掩模72的缺口图案721?724相应的微细空间。抗蚀掩模72的缺口图案721?723形成为与绝缘部511?520正交，缺口图案724与绝缘部513、514、518、519重合。
[0126]接着，如图23⑶中图示那样，在微细空间的内部填充流动性绝缘物并使其固化，形成绝缘部521?524。其结果，产生由绝缘部521?524和绝缘部511?520包围的柱状体 131 ?138。
[0127]在此，在形成绝缘部521?524时，将柱状体131?138的侧面与绝缘部511?520接触而进行支撑，因此即使在柱状体131?138的截面积由于窄间距化而减小的情况下，也能够减小引发柱状体131?138的折损、位置偏移、柱状体131?138的相互接触等多种不良模式的危险性。
[0128]接着，如图23(E)所示，对柱状体131?138进行蚀刻，形成微细空间151?158之后，如图23(F)中图示那样，得到在微细空间151?158中填充了柱状导体311?318的布线基板。该布线基板当然属于本发明。
[0129]在此，由于在由固化的绝缘部5包围的微细空间151?158中填充柱状导体311?318，因此即使是没有孔径变动、位置变动的窄间距的TSV，也能够切实地形成。
[0130]此外，柱状体131?138能够通过对硅基板等半导体基板I适用以往适用的蚀刻技术例如CVD法、激光穿孔法等公知的技术来容易、迅速且切实地去除。因此，能够容易、迅速且切实地形成用于填充柱状导体311?318的微细空间151?158及柱状导体311?318。
[0131]接着，图24表示制造图3所示的布线基板的方法。首先，如图24(A)所示，在半导体基板I的一面111 (未图示)形成与抗蚀掩模71的缺口图案711?716相应的微细空间之后，如图24(B)中图示那样，在微细空间的内部填充流动性绝缘物并使其固化，形成绝缘部 511 ?516。
[0132]抗蚀掩模71具有组合多个纵图案711?713和多个横图案714?716而成的缺口图案、以及由纵图案711?713和横图案714?716包围的四边形状的掩模图案701?704。纵图案和横图案的个数是任意的。
[0133]在形成与抗蚀掩模71的缺口图案711?716相应的微细空间之后，在微细空间的内部填充流动性绝缘物并使其固化而形成了绝缘部511?516的情况下，形成与抗蚀掩模71的缺口图案711?716相应的绝缘部511?516、以及由纵图案511?513和横图案514?516包围的四边形状的柱状体101?104。
[0134]接着，如图24(C)所示，在图24(B)中所呈现的半导体基板I的一面111，形成具有缺口图案721?724的抗蚀掩模72，在半导体基板I的一面111深挖形成与抗蚀掩模72的缺口图案721?724相应的微细空间。抗蚀掩模72的缺口图案721?724形成为与抗蚀掩模71的缺口图案711?716正交且连续。各缺口图案721?724具体形成为与划定四边形状的柱状体101?104的纵图案511?513及横图案514?516正交的L字状的形状。
[0135]按照抗蚀掩模72的缺口图案721?724进行的深挖，并不是对绝缘部511?516进行削减，因此在按照缺口图案721?724形成微细空间时，能够避免对已填充区域即绝缘部511?516造成深挖损伤。
[0136]接着，如图24⑶中图示那样，在微细空间的内部填充流动性绝缘物并使其固化，形成绝缘部521?524。其结果，四边形状的柱状体101?104各自的内部被分为绝缘部521?524、以及由绝缘部511?516包围的2个柱状体(1011、1012)?(1041、1042)。
[0137]在此，在形成绝缘部521?524时，将柱状体101?104的柱状体(1011、1012)?(1041,1042)的侧面与绝缘部511?516接触而进行支撑，因此即使在柱状体的截面积由于窄间距化而减小的情况下，也能够减小引发柱状体的折损、位置偏移、柱状体(1011、1012)?(1041、1042)的相互接触等多种不良模式的危险性。
[0138]接着，如图24(E)所示，对柱状体(1011、1012)?(1041、1042)进行蚀刻，形成微细空间151?158之后，如图24(F)中图示那样，得到在微细空间151?158中填充了柱状导体311?318的布线基板。该布线基板也当然属于本发明。
[0139]在此，在由固化的绝缘部5包围的微细空间151?158中填充柱状导体311?318，因此即使是没有孔径变动、位置变动的窄间距的TSV，也能够切实地形成。
[0140]此外，柱状体(1011、1012)?(1041、1042)能够通过对硅基板等半导体基板I适用以往适用的蚀刻技术例如CVD法、激光穿孔法等公知的技术来容易、迅速且切实地去除。因此，能够容易、迅速且切实地形成用于填充柱状导体311?318的微细空间151?158及柱状导体311?318。
[0141]虽然省略说明，但如图4及图5所示那样组合有电子元件的布线基板也基本上能够通过适用上述制造方法和接合技术来实现。
[0142]本发明在各种电子机器、电子设备中能够用于在半导体基板上形成窄间距TSV15R表性的这种电子设备取三维系统级封装(3D-SiP)的形态。具体地说，有系统LS1、存储器LS1、图像传感器或MEMS等。也可以是包括模拟及数字电路、像DRAM这样的存储电路、像(PU这样的逻辑电路等的电子设备，也可以是通过不同的工艺制作模拟高频电路、低频且低功耗电力的电路这种不同种类的电路并将它们层叠而成的电子机器。
[0143]具体地说，可以包括传感器模块、光电模块、单极晶体管、MOS FET、CMOS FET、存储单元、或它们的集成电路部件(1C)、或各种规模的LSI等基本上将电子电路作为功能要素的几乎所有电子机器、电子设备。在本发明中，在称为集成电路LSI的情况下，包括小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路VLS1、ULSI等所有集成电路。
[0144]在上述各种电子机器、电子设备中，即使半导体基板I的种类、贯穿半导体基板的纵柱状导体的形状、配置、孔径等方面与本说明书中公开的不同，但只要绝缘膜的构造及绝缘部相对于纵柱状导体的关系满足本发明，就属于其技术范围。
[0145]以上，参照优选的实施例详细说明了本发明，但本发明不限定于此，本领域技术人员当然能够根据其基本技术思想及启示，想到各种变形例。
【权利要求】
1.一种布线基板，包括半导体基板、绝缘部及多个柱状导体， 上述绝缘部由填充于设置在上述半导体基板上的槽或孔的内部的绝缘物构成， 上述多个柱状导体被填充在以窄间距设置在上述绝缘部的面内的槽或孔的内部， 上述绝缘物包含通过Si微粒和有机Si化合物的反应形成的S1-O键。
2.根据权利要求1所述的布线基板，其中， 上述绝缘物包含绝缘性微粒，上述S1-O键填埋上述绝缘性微粒的周围。
3.—种布线基板的制造方法，该布线基板是权利要求1所述的布线基板，上述布线基板的制造方法包括: 在上述绝缘部的面内，彼此隔着间隔设置上述半导体基板的柱状体的工序；和 去除上述柱状体，在其去除痕迹中填充柱状导体的工序。
4.根据权利要求3所述的布线基板的制造方法，其中， 包括以下工序:使用纳米复合构造合金钎焊材料或纳米复合构造微粉末，在上述柱状导体的两端面的至少一面上液相扩散接合或固相扩散接合其他导体。
【文档编号】H01L23/498GK104347551SQ201410389632
【公开日】2015年2月11日 申请日期:2014年8月8日 优先权日:2013年8月8日
【发明者】关根重信, 池田博明, 关根由莉奈 申请人:纳普拉有限公司