双模晶体管的制作方法

本申请要求共同拥有的于2013年11月27日提交的美国临时专利申请No. 61/909,533、以及于2014年3月26日提交的美国非临时专利申请No.14/225,836 的优先权，这两个申请的内容通过援引全部明确纳入于此。

领域

本公开一般涉及双模数字和模拟晶体管。

相关技术描述

技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络来传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。

无线电话和其它电子设备内的电路系统可包括晶体管。晶体管可选择性地实现电子设备内的其它电路元件之间的电流流动。晶体管所生成的电流量可基于提供给晶体管的电源电压。生成相对较高电流的晶体管可实现更快速的状态改变并且降低电子设备中取决于该电流以进行数字应用(导通和关断两种状态)的其它电路组件的等待时间。通常来说，晶体管所生成的电流量随着电源电压增大而增大。然而，增大的电源电压可能导致电子设备的增加的功耗，这降低了电池寿命。某些常规互补金属氧化物半导体(CMOS)晶体管并非是用于高性能模拟和射频(RF)应用的高效双极性器件。例如，数字CMOS晶体管可用于低成本模拟和RF应用；然而，将数字CMOS晶体管用于模拟和RF应用可能导致较差的性能(例如，低双极性电流增益(β))和复杂的电路系统。

概述

公开了用于使晶体管偏置以并发地在单极操作模式(例如，CMOS模式)以及双极操作模式(例如，双极结型晶体管(BJT))中操作的装置和方法。金属氧化物半导体(MOS)晶体管可包括MOS晶体管组件和水平寄生双极晶体管。在数字MOS操作中，水平寄生双极晶体管可以被去激活(例如，关断)并且可以不存在双极晶体管效应。寄生水平双极晶体管可以通过MOS晶体管的栅极被激活(例如，导通)以增强双极晶体管效率。例如，晶体管的栅极和体可以被偏置以使得水平寄生双极晶体管(例如，栅极受控双极结型晶体管)用于模拟和RF应用。例如，使栅极偏置可改善双极晶体管效率，并且经由端子使体偏置可导通双极晶体管。在第一配置中，晶体管的栅极可以被偏置以使得晶体管在数字MOS模式(例如，单极操作模式)中操作。例如，栅极可以被偏置以使得晶体管的栅极到源极电压大于一阈值电压，从而使得单极驱动电流(例如，空穴或电子)能够从晶体管(例如， PMOS晶体管或NMOS晶体管)的源极(或漏极)流向晶体管的漏极(或源极) (例如，单极操作模式)。在第二配置中，体(例如，阱)可以经由端子被偏置以使得寄生双极晶体管还根据模拟栅极控制双极结型晶体管(BJT)模式(例如，双极操作模式)来操作。在第二配置中，与单极操作模式相关联的单极电流以及与双极操作模式相关联的双极电流并发地流动。例如，体可以作为P型BJT的基极来操作，源极可以作为P型BJT的发射极来操作，而漏极可以作为P型BJT的集电极来操作。体可以被偏置以使得体到源极电压的绝对值大于寄生双极晶体管的p-n 前向结电压。对体的此类偏置使得双极电流(例如，空穴和电子)能够在源极(发射极)和漏极(集电极)之间流动。双极电流可以通过基电流来调谐。因而，并发地使栅极和体偏置(如所描述的)可以实现双极晶体管操作和增大的电流流动(例如，单极电流流动和双极电流流动)，这可以改善晶体管的模拟和RF工作效率和 /或数字工作效率(例如，高性能的模拟和RF栅极受控双极晶体管并且具有更大的电流增益而不会增大电源电压)。

在一特定实施例中，一种方法包括使第一栅极电压偏置以使得单极电流能够根据场效应晶体管(FET)型操作从晶体管的第一区域流向晶体管的第二区域。该方法还包括使第一体端子区域偏置以使得双极晶体管电流能够根据双极结型晶体管(BJT)型操作在第一体基极区域电流控制下从第一区域流向第二区域。单极电流与双极电流并发地流动。

在另一特定实施例中，一种装置包括晶体管的第一栅极区域，该第一栅极区域经由第一栅极电压被偏置以使得单极电流能够根据场效应晶体管(FET)型操作从晶体管的第一区域流向晶体管的第二区域。该装置还包括晶体管的第一体区域，该第一体区域经由第一体电压被偏置以使得双极电流能够根据双极结型晶体管 (BJT)型操作在第一体(基极)区域电流控制下从晶体管的第一区域流向晶体管的第二区域。

在另一特定实施例中，一种包括指令的非瞬态计算机可读介质，该指令在由处理器执行时使得该处理器使晶体管栅极的第一栅极电压偏置以使得单极电流能够从晶体管的第一区域流向晶体管的第二区域。该指令还可由该处理器执行以使耦合至晶体管的体区域的端子偏置为第二电压，从而使得体到源极电压的绝对值大于双极晶体管的pn结前向电压。使端子偏置使得双极电流能够在体(基极)区域电流控制下从晶体管的第一区域流向晶体管的第二区域。

在另一特定实施例中，一种装备包括用于使第一栅极电压偏置以使得单极电流能够根据场效应晶体管(FET)型操作从晶体管的第一区域流向晶体管的第二区域的装置。该装备还包括用于使体端子偏置以使得双极电流能够根据双极结型晶体管(BJT)型操作在体基电流控制下从晶体管的第一区域流向晶体管的第二区域的装置。

在另一特定实施例中，一种方法包括用于使第一栅极电压偏置以使得单极电流能够根据场效应晶体管(FET)型操作从晶体管的第一区域流向晶体管的第二区域的步骤。该方法还包括用于使体端子偏置以使得双极电流能够根据双极结型晶体管(BJT)型操作在体基电流控制下从晶体管的第一区域流向晶体管的第二区域的步骤。

在另一特定实施例中，一种方法包括接收表示半导体器件的至少一个物理属性的设计信息。该半导体器件包括晶体管的第一栅极区域，该第一栅极区域经由第一栅极电压被偏置以使得单极电流能够根据场效应晶体管(FET)型操作从晶体管的第一区域流向晶体管的第二区域。该半导体器件还包括晶体管的第一体区域，该第一体区域经由第一体电压被偏置以使得双极电流能够根据双极结型晶体管 (BJT)型操作在第一体基电流控制下从晶体管的第一区域流向晶体管的第二区域。该方法还包括变换设计信息以符合文件格式。该方法进一步包括生成包括经变换的设计信息的数据文件(例如，GDSII格式文件或GERBER格式文件)。

所公开的实施例中的至少一个实施例提供的一个特定优点是晶体管的增加的电流容量。所公开的实施例中的至少一个实施例提供的另一特定优点是在兼容 CMOS的工艺中实现的栅极受控的双极晶体管而没有(或具有最小的)成本附加。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节：附图简述、详细描述以及权利要求书。

附图简述

图1是双模晶体管的特定解说性实施例的示图；

图2描绘了对应于双模晶体管的偏置特性的特定解说性表；

图3描绘了双模晶体管的场效应晶体管(FET)型配置的特定解说性实施例；

图4描绘了双模晶体管的双极结型晶体管(BJT)型配置的特定解说性实施例；

图5描绘了包括双模晶体管的反相器混频器的特定解说性实施例；

图6是包括双模晶体管的差分混频器的特定解说性实施例的电路图；

图7描绘了包括双模晶体管的反相器混频器的特定解说性实施例；

图8A和8B是PNP双模晶体管的特定解说性实施例的示图；

图9A和9B是NPN双模晶体管的特定解说性实施例的示图；

图10A和10B是描绘基于偏置特性的双模晶体管的漏极电流、电流增益以及跨导的特定解说性图表；

图11是绝缘体上覆硅(SOI)PNP双模晶体管的特定解说性实施例的示图；

图12是SOI NPN双模晶体管的特定解说性实施例的示图；

图13是使双模晶体管偏置的方法的特定实施例的流程图；

图14是包括双模晶体管以及可操作用于使双模晶体管偏置的组件的无线设备的框图；以及

图15是用于制造包括双模晶体管以及可操作用于使双模晶体管偏置的组件的电子设备的制造过程的特定解说性实施例的数据流程图。

详细描述

参考图1，示出了双模晶体管100的特定解说性实施例。例如，双模晶体管 100可并发地在数字金属氧化物半导体(MOS)模式(例如，单极操作模式)和模拟栅极控制双极结型晶体管(BJT)模式(例如，双极操作模式)中操作。图1中的解说性实施例描绘了双模晶体管100的横截面视图。

双模晶体管100包括第一栅极区域102、第一区域104、第二区域106和第一体区域108。第一栅极区域102可对应于双模晶体管100的栅极。在一特定实施例 (例如，PNP型配置)中，第一区域104可对应于双模晶体管100的源极，而第二区域106可对应于双模晶体管100的漏极。在另一特定实施例(例如，NPN型配置)中，第一区域104可对应于双模晶体管100的漏极，而第二区域106可对应于双模晶体管100的源极。第一体区域108可对应于阱。电介质可以将第一栅极区域102与第一区域104、第二区域106和第一体区域108分开。电介质可以是由具有高介电常数的材料构成的绝缘层。双模晶体管100可以在基板区域110内。如下文所解释的，每一区域102-108的浓度可基于双模晶体管100的特定配置(例如，双模晶体管具有NMOS和NPN型配置还是PMOS和PNP型配置)而变动。

双模晶体管100还包括耦合至第一体区域108的第一端子112，以及耦合至基板区域110的第二端子114。第一浅沟槽隔离(STI)区域122可以阻止(或者减少)(来自另一晶体管结构的)电流漏泄影响双模晶体管100。第二STI区域124 可以阻止(或减少)第二端子114与第二区域106之间的电流漏泄。第三STI区域 126可以阻止(或减少)第一区域104与第一端子112之间的电流漏泄，而第四 STI区域128可以阻止(或减少)(来自另一晶体管结构的)电流漏泄对双模晶体管100的影响。

第一栅极区域102的第一栅极电压可以被偏置为第一电压(V1)。使第一栅极电压偏置可使得单极电流能够根据场效应晶体管(FET)型操作从第一区域104 流向第二区域106。例如，源极电压(Vs)可被施加到第一区域104。当栅极到源极电压(例如，第一电压(V1)与源极电压(Vs)之间的电压差)超过一特定电压电平时，可在第一区域104与第二区域106之间的第一体区域108内形成反型层(例如，通道)。在一特定实施例中，该特定电压电平可以远高于双模晶体管100的阈值电压(Vt)以使得饱和区域电流能够流动。在另一特定实施例中，该特定电压电平可以刚刚高于阈值电压(Vt)以使得三极管(线性)区域电流能够流动。在另一特定实施例中，该特定电压电平可以小于阈值电压(Vt)以关断电流。单极电流可以经由反型层从第一区域104流向第二区域106。基于双模晶体管100的配置，单极电流可包括从第二区域106流向第一区域104的电子(例如，NPN型配置)，或者单极电流可包括从第一区域104流向第二区域106的空穴(例如，PNP型配置)。在所解说的实施例中，漏极电压(Vd)可以被施加到第二区域106，而基板电压(Vsub)可以被施加到第二端子114。对于绝缘体上覆硅(SOI)技术，基板区域110可以是氧化层并且STI 122-128可以在氧化层中的深处。在SOI技术中，基板电压(Vsub)(例如，施加到第二端子114的电压)可以被移除。

第一端子112(其耦合至第一体区域108)可以被偏置为第二电压(V2)。使第一端子112偏置可以使得双极电流根据BJT型操作通过第一端子112电流调谐在第一区域104与第二区域106之间流动。例如，第一端子112可以被偏置，以使得体到源极电压(例如，第二电压(V2)与源极电压(Vs)之间的电压差)的绝对值大于双模晶体管100的pn前向结电压(Vj)。为了解说，使第一端子112偏置为第二电压(V2)可以使得第一体区域108按照与BJT的基极基本相似的方式来操作并且导通水平栅极受控BJT。

如本文所使用的，“结电压”(Vj)可对应于p型区域和n型区域之间的前向偏置电压。例如，正端子可以耦合至p型区域并且负端子可以耦合至n型区域。在水平PNP配置中，p型区域可对应于第一区域104和第二区域106，而n型区域可对应于第一体区域108。替换地，在水平NPN配置中，p型区域可对应于第一体区域108，而n型区域可对应于第一区域104和第二区域106。前向偏置电压可以是使得p型区域中的空穴以及n型区域中的电子能够被“推”向将p型区域和n 型区域耦合的结(例如，p-n结)的电压。因而，前向偏置电压可以减少p-n结的耗尽区域并且使得双极电流(例如，空穴和电子)能够流动。因而，使第一端子 112偏置从而使得体到源极电压的绝对值大于前向偏置电压(例如，结电压(Vj)) 可以使得双极电流能够在水平PNP型器件或水平NPN型器件中的n型区域与p型区域之间流动。

如下文所解释的，在双模晶体管100的水平PNP配置中，使第一端子112偏置可使得第一区域104按照与BJT的发射极基本类似的方式来操作，并且可使得第二区域106按照与BJT的集电极基本类似的方式来操作。替换地，在双模晶体管100的水平NPN配置中，使第一端子112偏置可使得第一区域104按照与BJT 的集电极基本类似的方式来操作，并且可使得第二区域106按照与BJT的发射极基本类似的方式来操作。因而，根据BJT型操作的双极电流(电子和空穴)可以响应于使第一端子112偏置为第二电压(V2)而在第一区域104与第二区域106 之间流动，并且第一端子112电流可以调谐第一区域104与第二区域106之间的电流流动。

在第一特定实施例中，双模晶体管100可具有PMOS和水平PNP型配置。例如，第一区域104和第二区域106可以掺杂有P+浓度，而第一体区域108可以掺杂有N-浓度。因而，在水平PNP型配置中，双模晶体管100可具有p型发射极104 和集电极106，并且可具有N型基极108(例如，PNP双极晶体管(PBJT))。第一端子112可以掺杂有N+浓度，第二端子114可以掺杂有P+浓度，而基板区域 110可以掺杂有P-浓度。第一栅极区域102可包括P金属(例如，具有p型特性的金属)或者可以掺杂有P+浓度(例如，P栅极PFET)。替换地，第一栅极区域102 可包括N金属(例如，具有n型特性的金属)或者可以掺杂有N+浓度(例如，N 栅极PFET)。

在水平PNP型配置的操作期间，第一栅极区域102可以被偏置以使得双模晶体管100的栅极电压(例如，第一电压(V1))低于双模晶体管100的源极电压 (Vs)。例如，电源电压(Vdd)可以被施加到第一区域104(例如，源极)，而第一电压(V1)被施加到第一栅极区域102。因而，第一电压(V1)的范围可以从接地(例如，零伏特)到电源电压(Vdd)，从而使得栅极电压低于源极电压(Vs)。用第一电压(V1)来偏置第一栅极区域102可以实现第一区域104与第二区域106 之间的第一体区域108内的P型通道形成(例如，P型反型层的形成)。根据PFET 操作的单极电流(例如，空穴)可以从第一区域104流向第二区域106。

第一端子112可以被偏置为第二电压(V2)，从而使得体到源极电压的绝对值高于双模晶体管100的结电压(Vj)。例如，第二电压(V2)可以小于施加到第一区域104的电源电压(Vdd)与结电压(Vj)之差(例如，V2<Vdd–Vj)。在一特定实施例中，施加到第一端子112(耦合至第一体区域108)的第二电压(V2) 可以被偏置为低于双模晶体管100的负前向结电压(例如，-0.7V)的电压。用第二电压(V2)来偏置第一端子112可以使得双模晶体管100能够根据水平PNP BJT 来操作。例如，第一体区域108可以按照与BJT的基极基本类似的方式来操作，第一区域104可以按照与BJT的发射极(例如，前向偏置)基本类似的方式来操作，而第二区域106可以按照与BJT的集电极(例如，反向偏置)基本类似的方式来操作。

PNP BJT可以作为电流受控的电流调节器来操作。例如，集电极电流IC(例如，基电流控制的电流)可以从第一区域104(例如，发射极)流向第二区域106 (例如，集电极)。基电流IB(例如，基极控制电流)可以从第一区域104(例如，发射极)流向第一体区域108(例如，基极)，并且基电流IB可以控制集电极电流 IC的量。例如，基电流IB在体到源极电压的绝对值大于结电压(Vj)时“导通” PNP BJT，并且基电流IB实现集电极电流IC流动与基电流IB成比例的量。电子可以从第一体区域108流向第一区域104，并且空穴可以从第一区域104流向第二区域106。

因而，在PNP配置中，双极电流(例如，空穴和电子)和单极电流(例如，空穴)可以并发地在第一区域104与第二区域106之间流动。双极电流可以与BJT 操作相关联，而单极电流可以与FET操作相关联。在并发双极和单极操作期间，第一栅极区域102可以控制双模晶体管100的水平PNP的电流增益(β)、双模晶体管100的跨导、以及双模晶体管100的电阻。例如，栅极电压(例如，第一电压(V1))可以被选择性地降低以使得增多的空穴(例如，单极电流)能够在第一区域104与第二区域106之间流动。双模晶体管100的电阻可以与施加到双模晶体管100的电流和电压成比例。

在第二特定实施例中，双模晶体管100可具有NMOS型配置。例如，第一区域104和第二区域106可以掺杂有N+浓度，而第一体区域108可以掺杂有P-浓度。因而，在NMOS型配置中，双模晶体管100可以是n型金属氧化物半导体(NMOS) 晶体管(例如，n型场效应晶体管(NFET))。第一端子112可以掺杂有P+浓度，第二端子114可以掺杂有N+浓度，而基板区域110可以掺杂有P-浓度。在水平 NPN型配置中，双模晶体管100还可包括第一体区域108与基板区域110之间的第二体区域(未示出)。第二体区域可以掺杂有N-浓度(深N阱)并且可以耦合至第二端子114。第一栅极区域102可包括P金属，或者可以掺杂有P+浓度(例如，P栅极NFET)。替换地，第一栅极区域102可包括N金属，或者可以掺杂有N+浓度(例如，N栅极NFET)。

在水平NPN型配置的操作期间，第一栅极区域102可以被偏置以使得双模晶体管100的栅极电压大于双模晶体管100的源极电压。例如，接地电压(例如，零伏特)可以被施加到第二区域106(例如，源极)，而第一电压(V1)被施加到第一栅极区域102。因而，第一电压(V1)的范围可以从接地到电源电压(Vdd)，从而使得第一电压(V1)高于源极电压。用第一电压(V1)来偏置第一栅极区域 102可以实现第一区域104与第二区域106之间的第一体区域108内的N型通道形成(例如，N型反型层的形成)。根据NFET操作的单极电流(例如，电子)可以从第一区域104流向第二区域106。

第一端子112可以被偏置为第二电压(V2)，从而使得体到源极电压的绝对值高于双模晶体管100的结电压(Vj)。例如，第二电压(V2)可以高于结电压(Vj) (例如，V2>Vj)。在一特定实施例中，施加到第一端子112(其耦合至第一体区域108)的第二电压(V2)可以被偏置为高于双模晶体管100的前向结电压(例如， 0.7V)的电压。用第二电压(V2)来偏置第一端子112可以使得双模晶体管100 能够根据NPN BJT来操作。例如，第一体区域108可以按照与BJT的基极基本类似的方式来操作，第一区域104可以按照与BJT的集电极(例如，反向偏置)基本类似的方式来操作，而第二区域106可以按照与BJT的发射极(例如，前向偏置)基本类似的方式来操作。

NPN BJT可以作为电流受控的电流调节器来操作。例如，集电极电流IC(例如，基电流控制的电流)可以从第一区域104(例如，集电极)流向第二区域106 (例如，发射极)。基电流IB(例如，控制电流)可以从第一体区域108(例如，基极)流向第二区域106(例如，发射极)，并且基电流IB可以控制集电极电流IC的量。例如，基电流IB在体到源极电压高于结电压(Vj)时“导通”PNP BJT，并且基电流IB实现集电极电流IC流动与基电流IB成比例的量。空穴可以从第一体区域108流向第二区域106，并且电子可以从第二区域106流向第一区域104。

因而，在NPN配置中，双极电流(例如，空穴和电子)和单极电流(例如，电子)可以并发地在第一区域104与第二区域106之间流动。双极电流可以与BJT 操作相关联，而单极电流可以与FET操作相关联。在并发双极和单极操作期间，第一栅极区域102可以控制双模晶体管100的电流增益(β)、双模晶体管100 的跨导、以及双模晶体管100的电阻。例如，栅极电压(例如，第一电压(V1)) 可以被选择性地增大以使得增多的电子(例如，单极电流)在第一区域104与第二区域106之间流动。双模晶体管100的电阻可以与施加到双模晶体管100的电流和电压成比例。

使第一端子112偏置可以实现并发的数字MOS操作模式(例如，单极操作模式)和模拟栅极控制BJT操作模式(例如，双极操作模式)。因而，基于单极电流和双极电流，栅极受控的水平NPN操作和增大的电流可以流动通过双模晶体管 100而不增加施加到双模晶体管100的电源电压(Vdd)。增大电流而不增大电源电压(Vdd)提供了增加的操作效率，并且提供了用于高性能模拟和RF应用的栅极受控的双极NPN晶体管。将领会，在其它实施例中，关于双模晶体管100描述的技术可以在其它晶体管配置中实现。例如，在解说性实施例中，双模晶体管100 可对应于平面CMOS晶体管和BJT器件。在另一特定实施例中，双模晶体管100 可对应于三维鳍型场效应晶体管(3D Finfet)CMOS和BJT器件。

参考图2，示出了对应于双模晶体管的偏置特性的特定解说性表200、210。例如，第一表200和第二表210中所解说的偏置特性(例如，电压)可对应于图1 的双模晶体管100的偏置特性。第一表200可对应于关于双模晶体管100的PNP 型配置描述的偏置特性。第二表210可对应于关于双模晶体管100的NPN型配置描述的偏置特性。

根据PNP型配置(例如，第一表200)，施加到第一栅极区域102的第一电压(V1)可以被偏置为在接地(例如，零伏特)与电源电压(Vdd)之间。例如，第一电压(V1)可以被施加以使得双模晶体管100的栅极到源极电压(VGS)实现第一区域104与第二区域106之间的第一体区域108内的通道形成(例如，P型反型层的形成)。根据FET操作的单极电流(例如，空穴)可以从第一区域104 流向第二区域106。当第二电压(V2)导通水平PNP时，第一电压(V1)可以在接地与电源电压(Vdd)之间调节以调节(例如，放大)双模晶体管100的电流增益(β)、双模晶体管100的跨导、以及双模晶体管100的电阻。

施加到第二区域106(例如，漏极)的漏极电压(Vd)可以被偏置为接地。施加到第一区域104(例如，源极)的源极电压(Vs)可以被偏置为电源电压(Vdd)。施加到第一端子112(其耦合至第一体区域108)的第二电压(V2)可以被偏置为低于双模晶体管100的负前向结电压(例如，-0.7V)的电压。例如，第二电压(V2) 可以小于施加到第一区域104的电源电压(Vdd)与结电压(Vj)之差(例如，V2< Vdd–Vj)。电子可以从第一体区域108流向第一区域104，并且空穴可以从第一区域104流向第二区域106。因而，在PNP配置中，双极电流(例如，空穴和电子) 和单极电流可以被生成。双极电流可以与BJT操作相关联，而单极电流可以与FET 操作相关联。

根据NPN型配置(例如，第二表210)，施加到第一栅极区域102的第一电压(V1)可以被偏置为在电源电压(Vdd)与接地(例如，零伏特)之间。例如，第一电压(V1)可以被施加以使得双模晶体管100的栅极到源极电压(VGS)实现第一区域104与第二区域106之间的第一体区域108内的通道形成(例如，N型反型层的形成)。根据FET操作的单极电流(例如，电子)可以从第二区域106 流向第一区域104。当第二电压(V2)导通水平NPN时，第一电压(V1)可以在接地与电源电压(Vdd)之间调节以调节(例如，放大)双模晶体管100的电流增益(β)、双模晶体管100的跨导、以及双模晶体管100的电阻。

施加到第一区域104(例如，漏极)的漏极电压(Vd)可以被偏置为电源电压 (Vdd)。施加到第二区域106(例如，源极)的源极电压(Vs)可以被偏置为接地。施加到第一端子112(其耦合至第一体区域108)的第二电压(V2)可以被偏置为高于双模晶体管100的前向结电压(例如，0.7V)的电压。例如，第二电压 (V2)可以高于结电压(Vj)与施加到第二区域106的接地电压之差(例如，V2> Vj)。空穴可以从第一体区域108流向第二区域106，并且电子可以从第二区域106 流向第一区域104。因而，在NPN配置中，根据BJT操作的双极电流(例如，空穴和电子)可以被生成。

图2中描绘的表200、210包括图1的双模晶体管100的偏置特性的非限制性示例。例如，表200、210解说可以通过用第二电压(V2)偏置第一端子112以使得体到源极电压的绝对值高于双模晶体管100的结电压(Vj)的方式来并发地生成单极电流和双极电流。将领会，关于其它实施例可实现其它(例如，不同的)特性和/或配置。用第二电压(V2)偏置第一端子112可以使得双模晶体管100能够根据PNP BJT或NPN BJT来操作。用第一电压(V1)偏置第一栅极区域102可以使得双模晶体管100能够根据FET来操作。因而，双模晶体管100可并发地在数字 MOS模式(例如，单极操作模式)和模拟栅极控制BJT模式(例如，双极操作模式)中操作。

参考图3，示出了双模晶体管的场效应晶体管(FET)型配置的特定解说性实施例。第一实施例310和第二实施例320解说了双模晶体管的p型FET(PFET) 配置。第三实施例330和第四实施例340解说了双模晶体管的n型FET(NFET) 配置。每一实施例310-340可对应于图1的双模晶体管100。

根据第一实施例310，PFET配置可包括掺杂有P+浓度的栅极或者包括P-金属的栅极。第一实施例310可以实现数字互补金属氧化物半导体(CMOS)模式。例如，第一实施例310可以使得单极电流(例如，空穴)能够从源极端子(S)流向漏极端子(D)。为了实现数字CMOS模式，栅极到源极电压的绝对值应当大于绝对阈值电压(例如，│Vg-Vs│>│Vt│)。漏极电压(Vd)应当接地，并且源极电压(Vs)应当约等于电源电压(Vdd)。另外，施加到体区域的电压应当约等于电源电压(Vdd)。

根据第二实施例320，PFET配置可包括掺杂有N+浓度的栅极或者包括N-金属的栅极。第二实施例320可实现数字CMOS模式。例如，第二实施例320可以使得单极电流(例如，空穴)能够从源极端子(S)流向漏极端子(D)。为了实现数字CMOS模式，栅极到源极电压的绝对值应当大于绝对阈值电压(例如，│ Vg-Vs│>│Vt│)。漏极电压(Vd)应当接地，并且源极电压(Vs)应当约等于电源电压(Vdd)。另外，施加到体区域的电压应当约等于电源电压(Vdd)。

根据第三实施例330，NFET配置可包括掺杂有P+浓度的栅极或者包括P-金属的栅极。第三实施例330也可实现数字CMOS模式。例如，第三实施例330可以使得单极电流(例如，电子)从源极端子(S)流向漏极端子(D)。为了实现数字CMOS模式，栅极到源极电压的绝对值应当大于绝对阈值电压(例如，│Vg- Vs│>│Vt│)。漏极电压(Vd)应当约等于电源电压(Vdd)，并且源极电压(Vs) 应当接地(例如，零伏特)。另外，施加到体区域的电压应当接地。

根据第四实施例340，NFET配置可包括掺杂有N+浓度的栅极或者包括N-金属的栅极。第四实施例340也可实现数字CMOS模式。例如，第四实施例340可以使得单极电流(例如，电子)能够从源极端子(S)流向漏极端子(D)。为了实现数字CMOS模式，栅极到源极电压的绝对值应当大于绝对阈值电压(例如，│Vg-Vs│>│Vt│)。漏极电压(Vd)应当约等于电源电压(Vdd)，并且源极电压(Vs)应当接地(例如，零伏特)。另外，施加到体区域的电压应当接地。

参考图4，示出了双模晶体管的二元结型晶体管(BJT)型配置的特定解说性实施例。第一实施例410和第二实施例420解说了双模晶体管的PNP配置。第一实施例410可以结合图3的第一实施例310来操作，而第二实施例420可以结合图 3的第二实施例320来操作。第三实施例430和第四实施例440解说了双模晶体管的NPN配置。第三实施例430可以结合图3的第三实施例330来操作，而第四实施例440可以结合图3的第四实施例340来操作。每一实施例410-440可对应于图 1的双模晶体管100。

根据第一实施例410，PNP配置可包括掺杂有P+浓度的栅极或者包括P-金属的栅极。第一实施例410可以实现模拟栅极控制双极结型晶体管(BJT)模式。例如，第一实施例410可以实现双极电流(例如，空穴和电子)。例如，空穴可以从发射极端子(E)流向集电极端子(C)，而电子可以从基极端子(B)流向发射极端子(E)。为了实现模拟栅极控制BJT模式，栅极到发射极(源极)电压应当大于结(例如阈值)电压(例如，|Vg–Ve|>|Vt|)。发射极电压(Ve)应当为Vdd，并且集电极电压(Vc)应当约等于接地。基极到发射极电压的绝对值应当大于结阈值(例如，0.7伏特)(例如，│Vb–Ve│>0.7V)。

根据第二实施例420，PNP配置可包括掺杂有N+浓度的栅极或者包括N-金属的栅极。第二实施例420还可实现模拟栅极控制BJT模式。例如，第二实施例420 可以实现双极电流(例如，空穴和电子)。例如，空穴可以从发射极端子(E)流向集电极端子(C)，而电子可以从基极端子(B)流向发射极端子(E)。为了实现模拟栅极控制BJT模式，栅极到发射极(源极)电压应当大于结(例如，阈值) 电压(例如，|Vg–Ve|>|Vt|)。发射极电压(Ve)应当为Vdd，并且集电极电压(Vc) 应当约等于接地。基极到发射极电压的绝对值应当大于结阈值(例如，0.7伏特) (例如，│Vb–Ve│>0.7V)。

根据第三实施例430，NPN配置可包括掺杂有P+浓度的栅极或者包括P-金属的栅极。第三实施例430也可实现模拟栅极控制BJT模式。例如，第三实施例430 可以实现双极电流(例如，空穴和电子)。例如，空穴可以从基极端子(B)流向发射极端子(E)，而电子可以从发射极端子(E)流向集电极端子(C)。为了实现模拟栅极控制BJT模式，栅极到发射极(源极)电压应当大于结(例如阈值) 电压(例如，Vg–Ve>Vt)。发射极电压(Ve)应当约等于接地，并且集电极电压(Vc)应当为Vdd。基极到发射极电压的绝对值应当大于结阈值(例如，0.7伏特) (例如，│Vb–Ve│>0.7V)。

根据第四实施例440，NPN配置可包括掺杂有N+浓度的栅极或者包括N-金属的栅极。第四实施例440也可实现模拟栅极控制BJT模式。例如，第四实施例440 可以实现双极电流(例如，空穴和电子)。例如，空穴可以从基极端子(B)流向发射极端子(E)，而电子可以从发射极端子(E)流向集电极端子(C)。为了实现模拟栅极控制BJT模式，栅极到发射极(源极)电压应当大于结(例如阈值) 电压(例如，Vg–Ve>Vt)。发射极电压(Ve)应当约等于接地，并且集电极电压 (Vc)应当为Vdd。基极到发射极电压的绝对值应当大于结阈值(例如，0.7伏特) (例如，│Vb–Ve│>0.7V)。

参考图5，示出了包括双模晶体管的反相器混频器的特定解说性实施例510、 520。

反相器混频器的第一实施例510包括第一双模晶体管512和第二双模晶体管 514。在一特定实施例中，第一双模晶体管512和第二双模晶体管514可以各自对应于图1的双模晶体管100。替换地或附加地，第一双模晶体管512和第二双模晶体管514可以各自对应于图3的实施例310-340和图4的对应实施例410-440中的任一者。

在第一实施例510中，第一双模晶体管512的第一体区域可以耦合至第二双模晶体管514的第二体区域。第一体区域和第二体区域也可被耦合以接收第一输入信号516。第一输入信号516可对应于本地振荡器(LO)信号。第一双模晶体管 512的第一栅极可以耦合至第二双模晶体管514的第二栅极。第一栅极和第二栅极也可耦合以接收第二输入信号518。第二输入信号518可对应于射频(RF)信号。

第一双模晶体管512的第一源极(例如，第一发射极)可以被耦合成接收电源电压(Vdd)，而第二双模晶体管514的第二源极(例如，第二发射极)可以耦合至接地(Vss)。第一双模晶体管512的第一漏极(例如，第一集电极)可以耦合至第二双模晶体管514的第二漏极(例如，第二集电极)。第一漏极和第二漏极可以生成输出信号519。输出信号519可对应于RF信号和LO信号之和。

第一双模晶体管512可以是PMOS(PNP)晶体管，而第二双模晶体管514 可以是NMOS(NPN)晶体管。第一实施例510可以使第二输入信号518(例如，RF信号)反相并且将经反相的第二输入信号与施加到第一体区域的第一输入信号 516(例如，LO信号)混频。例如，当第二输入信号518具有逻辑低电压电平时，第一双模晶体管512可以被激活并且RF信号(例如，518)根据并发双极和单极操作从第二输入信号518反相成输出519，如上所述。例如，第二输入信号518的逻辑低电压电平可使得单极电流(例如，空穴)能够从第一源极流向第一漏极并且被第二输入信号518调谐，而第一输入信号516(其具有低于第一双模晶体管512 的负前向结电压(Vj)的逻辑电压电平)可以使得双极电流能够流动并且被第一输入信号516调谐。

替换地，当第二输入信号518具有逻辑高电压电平时，第二双模晶体管514 可以被激活并且RF信号(例如，518)根据并发双极和单极操作从第二输入信号 518反相成输出519，如上所述。例如，第二输入信号518的逻辑高电压电平可使得单极电流(例如，电子)能够从第二源极流向第二漏极并且被第二输入信号518 调谐，而第一输入信号516(其具有高于第二双模晶体管514的前向结电压(Vj) 的逻辑电压电平)可以使得双极电流能够流动并且被第一输入信号516调谐。

反相器混频器的第二实施例520包括第一双模晶体管522和第二双模晶体管 524。在一特定实施例中，第一双模晶体管522和第二双模晶体管524可以各自对应于图1的双模晶体管100。替换地或附加地，第一双模晶体管522和第二双模晶体管524可以各自对应于图3的实施例310-340和图4的对应实施例410-440中的任一者。

在第二实施例520中，第一双模晶体管522的第一体区域可以被耦合成接收第一输入信号516。第一输入信号526可以是具有大致来自相对较高范围(例如， 0.4V到1.5V)的电压范围的第一LO信号。第二双模晶体管524的第二体区域可以被耦合成接收第二输入信号527。第二输入信号527可以是具有大致来自相对较低范围(例如，0V到1.2V)的电压范围的第二LO信号。第一双模晶体管522 的第一栅极可以耦合至第二双模晶体管524的第二栅极。第一栅极和第二栅极也可被耦合以接收第三输入信号528。第三输入信号528可对应于RF信号。

第一双模晶体管522的第一源极(例如，第一发射极)可以被耦合成接收电源电压(Vdd)，而第二双模晶体管524的第二源极(例如，第二发射极)可以耦合至接地(Vss)。第一双模晶体管522的第一漏极(例如，第一集电极)可以耦合至第二双模晶体管524的第二漏极(例如，第二集电极)。第一漏极和第二漏极可以生成输出信号529。输出信号529可对应于RF信号和LO信号之和。

第一双模晶体管522可以是PMOS(PNP)晶体管，而第二双模晶体管524 可以是NMOS(NPN)晶体管。第二实施例520可以使第三输入信号528(例如， RF信号)反相并且将经反相的第三输入信号与施加到第一体区域的第一输入信号 526(例如，LO信号)(和/或与施加到第二体区域的第二输入信号527)混频。例如，当第三输入信号528具有逻辑低电压电平时，第一双模晶体管522可以被激活并且RF信号(例如，528)根据并发双极和单极操作从第三输入信号528被反相成输出信号529，如上所述。例如，第三输入信号528的逻辑低电压电平可使得单极电流(例如，空穴)能够从第一源极流向第一漏极并且被第三输入信号528 调谐，而第一输入信号526(其具有低于第一双模晶体管522的负前向结电压(Vj) 的逻辑电压电平)可以使得双极电流能够流动并且被第一输入信号526调谐。

替换地，当第三输入信号528具有逻辑高电压电平时，第二双模晶体管524 可以被激活并且RF信号(例如，528)根据并发双极和单极操作从第三输入信号 528被反相成输出信号529，如上所述。例如，第三输入信号528的逻辑高电压电平可使得单极电流(例如，电子)能够从第二源极流向第二漏极并且被第三输入信号528调谐，而第二输入信号527(其具有高于第二双模晶体管524的前向结电压 (Vj)的逻辑电压电平)可以使得双极电流能够流动并且被第二输入信号527调谐。

参考图6，示出了包括双模晶体管的差分混频器600的特定解说性实施例。例如，差分混频器600包括第一双模晶体管602和第二双模晶体管604。在一特定实施例中，第一双模晶体管602和第二双模晶体管604可以各自对应于图1的双模晶体管100。替换地或附加地，第一双模晶体管602和第二双模晶体管604可以各自对应于图3的实施例310-340和图4的对应实施例410-440中的任一者。

第一双模晶体管602的第一栅极可以被耦合成接收第一差分信号中的第一信号。第一差分信号可以是射频(RF)信号。第二双模晶体管604的第二栅极可以被耦合成接收第一差分信号中的第二(例如，互补)信号。第一双模晶体管602 的第一体区域可以被耦合成接收第二差分信号的第二信号。第二差分信号可以是本地振荡器(LO)信号。第二双模晶体管604的第二体区域可以被耦合成接收第二差分信号中的第一(例如，互补)信号。

第一双模晶体管602的第一源极(例如，第一发射极)可以耦合至第二双模晶体管604的第二源极(例如，第二发射极)。第一漏极和第二漏极可以生成差分输出信号。例如，输出信号可以是中频信号。

因而，图6的差分混频器600可包括被差分地驱动的两个双模晶体管602、604。差分混频器600可实现来自NMOS和BJT调制的相对较高的本机小信号增益，这可导致相对较高的转换增益。由于单级操作和相对较高的转换增益，差分混频器 600可以生成与常规Gilbert差分混频器(未示出)相比较少的噪声以及更好的增益和线性度。(两个晶体管)双模差分混频器600将级从两级降为一级，并且改善了延迟、功率效率和增益。例如，相比于Gilbert差分混频器的六个传统晶体管和两级，差分混频器600具有两个双模晶体管和一级。差分混频器600也可在低功率模式中操作并且可以实现单个直流(DC)偏置用于混频操作。

参考图7，示出了包括双模晶体管的反相器驱动器的特定解说性实施例710、 720。反相器驱动器的第一实施例710包括第一双模晶体管712和第二双模晶体管 714。

在一特定实施例中，第一双模晶体管712和第二双模晶体管714可以各自对应于图1的双模晶体管100。替换地或附加地，第一双模晶体管712和第二双模晶体管714可以各自对应于图3的实施例310-340和图4的对应实施例410-440中的任一者。

在第一实施例710中，第一双模晶体管712的第一体区域可以耦合至第二双模晶体管714的第二体区域。第一体区域和第二体区域也可被耦合以接收第一输入信号716。第一双模晶体管712的第一栅极可以耦合至第二双模晶体管714的第二栅极。第一栅极和第二栅极也可被耦合以接收第一输入信号516。

第一双模晶体管712的第一源极(例如，第一发射极)可以被耦合成接收电源电压(Vdd)，而第二双模晶体管714的第二源极(例如，第二发射极)可以耦合至接地(Vss)。第一双模晶体管712的第一漏极(例如，第一集电极)可以耦合至第二双模晶体管714的第二漏极(例如，第二集电极)。第一漏极和第二漏极可以生成输出信号719。

第一双模晶体管712可以是PMOS(PNP)晶体管，而第二双模晶体管714 可以是NMOS(NPN)晶体管。第一实施例710可以使第一输入信号716反相并且将经反相的第一输入信号驱动至输出。例如，当第一输入信号716具有逻辑低电压电平时，第一双模晶体管712可以被激活并且逻辑低电压电平信号(例如，716) 根据并发双极和单极操作从第一输入信号716被反相成输出信号719，如上所述。例如，第一输入信号716的逻辑低电压电平可以使得单极电流(例如，空穴)能够从第一源极流向第一漏极并且被第一输入信号716调谐。第一输入信号716的低电压电平可以低于第一双模晶体管712的负前向结电压(Vj)，从而使得双极电流在被施加到第一体区域时能够流动并且被第一输入信号716调谐。

替换地，当第一输入信号716具有逻辑高电压电平时，第二双模晶体管714 可以被激活并且逻辑高电压电平信号(例如，716)根据并发双极和单极操作从第一输入信号716被反相成输出信号719，如上所述。例如，第一输入信号716的逻辑高电压电平可以使得单极电流(例如，电子)能够从第二源极流向第二漏极并且被第一输入信号716调谐。第一输入信号716的高电压电平可以高于第二双模晶体管714的前向结电压(Vj)，从而使得双极电流在被施加到第一体区域时能够流动并且被第一输入信号716调谐。

反相器驱动器的第二实施例720包括第一双模晶体管722和第二双模晶体管724。在一特定实施例中，第一双模晶体管722和第二双模晶体管724可以各自对应于图1的双模晶体管100。替换地或附加地，第一双模晶体管722和第二双模晶体管724可以各自对应于图3的实施例310-340和图4的对应实施例410-440中的任一者。

在第二实施例720中，第一双模晶体管722的第一体区域可以被耦合成接收第一输入信号726。第一双模晶体管722的第一栅极可以耦合至第二双模晶体管724 的第二栅极。第一栅极和第二栅极也可被耦合以接收第二输入信号727。第二双模晶体管724的第二体区域可以被耦合成接收第三输入信号728。

第一双模晶体管722的第一源极(例如，第一发射极)可以被耦合成接收电源电压(Vdd)，而第二双模晶体管724的第二源极(例如，第二发射极)可以耦合至接地(Vss)。第一双模晶体管722的第一漏极(例如，第一集电极)可以耦合至第二双模晶体管724的第二漏极(例如，第二集电极)。第一漏极和第二漏极可以生成输出信号729。

第一双模晶体管722可以是PMOS(PNP)晶体管，而第二双模晶体管724 可以是NMOS(NPN)晶体管。第二实施例720可以使第二输入信号727反相并且将经反相的第二输入信号驱动至输出。例如，当第二输入信号727具有逻辑低电压电平时，第一双模晶体管722可以被激活并且逻辑低电压电平信号(例如，727) 根据并发双极和单极操作从第二输入信号727被反相成输出信号729，如上所述。例如，第二输入信号727的逻辑低电压电平可以使得单极电流(例如，空穴)能够从第一源极流向第一漏极并且被第二输入信号727调谐。第一输入信号726可具有低于第一双模晶体管722的负前向结电压(Vj)的逻辑低电压电平，从而使得双极电流在被施加到第一体区域时能够流动并且由第一输入信号726调谐。

替换地，当第二输入信号727具有逻辑高电压电平时，第二双模晶体管724 可以被激活并且逻辑高电压电平信号(例如，727)根据并发双极和单极操作从第二输入信号727被反相成输出信号729，如上所述。例如，第二输入信号727的逻辑高电压电平可以使得单极电流(例如，电子)能够从第二源极流向第二漏极。第三输入信号728可具有高于第二双模晶体管724的前向结电压(Vj)的逻辑高电压电平，从而使得双极电流在被施加到第一体区域时能够流动并且被第三输入信号 728调谐。

参考图8A，示出了PNP双模晶体管800a的特定解说性实施例。在一特定实施例中，PNP双模晶体管800a可对应于图1的双模晶体管100。

PNP双模晶体管800a包括第一N-基极区域807a和第二N-基极区域808a。每一N-基极区域807a、808a可具有特定宽度(W)。第一N-基极区域807a和第二 N-基极区域808a可以耦合至(或包括)N-基阱809a。N++基触点812a、836a也可经由N-基阱809a耦合至N-基极区域807a、808a。在一特定实施例中，N++基触点 812a、836a可对应于图1的第一端子112。PNP双模晶体管800a还包括发射极区域806a、第一集电极区域804a以及第二集电极区域832a。发射极区域806a、第一集电极区域804a、以及第二集电极区域832a可以各自掺杂有P++浓度。第一STI 区域822a可以阻止(或减少)(从N++基极到P++集电极的)电流漏泄对PNP双模晶体管800a的影响。第二STI区域826a可以阻止(或减少)第一集电极区域 804a与N++基触点812a之间的电流漏泄。

第一栅极801a可以经由电介质层耦合至第一N-基极区域807a，而第二栅极 802a可以经由电介质层耦合至第二N-基极区域808a。PNP双模晶体管800a的电流增益可以受到施加到栅极801a、802a的栅极电压的控制。PNP双模晶体管800a 还可包括P-基板810a。

PNP双模晶体管800a可在数字MOS模式(例如，单极操作模式)和模拟栅极控制BJT模式(例如，双极操作模式)中操作。例如，栅极电压可以被偏置以使得栅极-源极电压实现第二N-基极区域808a内反型层的形成。单极电流(例如，空穴)可以在第一集电极区域804a、832a和发射极区域806a之间流动。N++基触点812a、836a可以被偏置以使得N-基阱809a与第一集电极区域804a、第二集电极区域832a之间的电压差的绝对值高于PNP双模晶体管800a的前向结电压(Vj)。在一特定实施例中，N++基触点可以被偏置为低于PNP双模晶体管800a的负前向结电压(例如，-0.7V)的电压。使N++基触点偏置可以使得PNP双模晶体管800a 能够根据PNP BJT来操作(例如，生成包括空穴和电子的双极电流)。

参考图8B，示出了PNP双模晶体管800b的特定解说性实施例。在一特定实施例中，PNP双模晶体管800b可对应于图1的双模晶体管100。

PNP双模晶体管800b包括第一N-基极区域807b和第二N-基极区域808b。每一N-基极区域807b、808b可具有特定宽度(W)。第一N-基极区域807b和第二N-基极区域808b可以耦合至(或包括)N-基阱809b。N++基触点812b、836b 也可经由N-基阱809b耦合至N-基极区域807b、808b。在一特定实施例中，N++ 基触点812b、836b可对应于图1的第一端子112。PNP双模晶体管800b还包括发射极区域806b、第一集电极区域804b、以及第二集电极区域832b。发射极区域806b、第一集电极区域804b、以及第二集电极区域832b可以各自掺杂有P++浓度。第一 STI区域822b可以阻止(或减少)(来自其它晶体管的)电流漏泄对PNP双模晶体管800b的影响。第二STI区域826b可以阻止(或减少)来自其它晶体管的电流漏泄。

第一栅极801b可以经由电介质层耦合至第一N-基极区域807b，而第二栅极 802b可以经由电介质层耦合至第二N-基极区域808b。隔离栅极803b、805b可以经由电介质层耦合至第三和第四N-基极区域811b、835b。隔离栅极803b、805b 可被用于将N++基触点与P++集电极隔离。PNP双模晶体管800b的电流增益可以受到施加到栅极801b、802b的栅极电压的控制。PNP双模晶体管800b还可包括 P-基板810b。

PNP双模晶体管800b可在数字MOS模式(例如，单极操作模式)和模拟栅极控制BJT模式(例如，双极操作模式)中操作。例如，栅极电压可以被偏置以使得栅极-源极电压实现第一和第二N-基极区域807b、808b内反型层的形成。单极电流(例如，空穴)可以在集电极区域804b、832b和发射极区域806b之间流动。 N++基触点812b、836b可以被偏置以使得N-基阱809b与第一集电极区域804b、第二集电极区域832b之间的电压差的绝对值高于PNP双模晶体管800b的前向结电压(Vj)。在一特定实施例中，N++基触点可以被偏置为低于PNP双模晶体管 800b的负前向结电压(例如，-0.7V)的电压。使N++基触点偏置可以使得PNP 双模晶体管800b能够根据PNP BJT来操作(例如，生成包括空穴和电子的双极电流)。

参考图9A，示出了NPN双模晶体管900a的特定解说性实施例。在一特定实施例中，NPN双模晶体管900a可对应于图1的双模晶体管100。

NPN双模晶体管900a包括第一p-基极区域907a和第二P-基极区域908a。每一P-基极区域907a、908a可具有特定宽度(W)。第一P-基极区域907a和第二 P-基极区域908a可以耦合至(或包括)P-基阱909a。P++基触点912a、936a也可经由P-基阱909a耦合至P-基极区域907a、908a。在一特定实施例中，P++基触点 912a、936a可对应于图1的第一端子112。NPN双模晶体管900a还包括发射极区域906a、第一集电极区域904a、以及第二集电极区域932a。发射极区域906a、第一集电极区域904a、以及第二集电极区域932a可以各自掺杂有N++浓度。第一STI 区域922a可以阻止(或减少)(来自P++基触点936a)的电流漏泄。第二STI区域926a可以阻止(或减少)第一集电极区域904a与P++基触点912a之间的电流漏泄。

第一栅极901a可以经由电介质层耦合至第一P-基极区域907a，而第二栅极 902a可以经由电介质层耦合至第二P-基极区域907a。NPN双模晶体管900a的电流增益可以受到施加到栅极901a、902a的栅极电压的控制。NPN双模晶体管900a 还可包括P-基阱910a和N-基阱911a。

NPN双模晶体管900a可在数字MOS模式(例如，单极操作模式)和模拟栅极控制BJT模式(例如，双极操作模式)中操作。例如，栅极电压可以被偏置以使得栅极-源极电压实现第一和第二N-基极区域907a和908a内反型层的形成。单极电流(例如，电子)可以在第一和第二集电极区域932a、904a和发射极区域906a 之间流动。P++基触点912a和936a可以被偏置以使得P-基阱909a与第一和第二集电极区域932a、904a之间的电压差的绝对值高于NPN双模晶体管900a的结电压(Vj)。使P++基触点偏置可以使得NPN双模晶体管900a能够根据NPN BJT 来操作(例如，生成包括空穴和电子的双极电流)。

参考图9B，示出了NPN双模晶体管900b的特定解说性实施例。在一特定实施例中，NPN双模晶体管900b可对应于图1的双模晶体管100。

NPN双模晶体管900b包括第一p-基极区域907b和第二P-基极区域908b。每一P-基极区域907b、908b可具有特定宽度(W)。第一P-基极区域907b和第二 P-基极区域908b可以耦合至(或包括)P-基阱909b。P++基触点912a和936b也可经由P-基阱909b耦合至P-基极区域907b、908b。在一特定实施例中，P++基触点912b和936b可对应于图1的第一端子112。NPN双模晶体管900b还包括发射极区域906b、第一集电极区域904b、以及第二集电极区域932b。发射极区域906b、第一集电极区域904b、以及第二集电极区域932b可以各自掺杂有N++浓度。第一 STI区域922b可以阻止(或减少)(来自P++基触点936b)的电流漏泄。第二STI 区域926b可以阻止(或减少)第一集电极区域904b与P++基触点912b之间的电流漏泄。

第一栅极901b可以经由电介质层耦合至第一P-基极区域907b，而第二栅极 902b可以经由电介质层耦合至第二P-基极区域907b。隔离栅极903b、905b可以经由电介质层耦合至第三和第四N-基极区域911b、935b。隔离栅极903b、905b 被用于将N++基触点与P++集电极隔离。NPN双模晶体管900b的电流增益可以受到施加到栅极901b、902b的栅极电压的控制。NPN双模晶体管900b还可包括P- 基阱910b和N-基阱911b。

NPN双模晶体管900b可在数字MOS模式(例如，单极操作模式)和模拟栅极控制BJT模式(例如，双极操作模式)中操作。例如，栅极电压可以被偏置以使得栅极-源极电压实现第一和第二N-基极区域907b和908b内反型层的形成。单极电流(例如，电子)可以在第一和第二集电极区域932b、904b与发射极区域906b 之间流动。P++基触点912b和936b可以被偏置以使得P-基阱909b与第一和第二集电极区域932b和904b之间的电压差的绝对值高于NPN双模晶体管900b的结电压(Vj)。使P++基触点偏置可以使得NPN双模晶体管900b能够根据NPN BJT 来操作(例如，生成包括空穴和电子的双极电流)。

参考图10A，示出了描绘基于偏置特性的双模晶体管的漏极电流改变的特定解说性图表1000-1a。图表1000-1a中所描绘的值和结果出于解说性目的被提供并且不应当被理解为限制。各个值可以基于外部条件(例如，温度)、双模晶体管的栅极宽度、双模晶体管的栅极长度、与双模晶体管相关联的掺杂浓度、偏置电压等而变动。

图表1000-1a解说了对应于图1的双模晶体管100的NPN型配置的操作结果。例如，施加到第一端子112的第二电压(V2)可对应于图表1000中描绘的基电压 (VB)。另外，施加到图1的第一栅极区域102的第一电压(V1)可约为1.5V，如图表1000-1a中所描绘的。

图表1000-1a解说了漏极电流(例如，集电极电流)针对特定漏极电压可以随着基电压(VB)增大而增大。作为解说性示例，当0.8V信号被施加到第一端子112 并且1.5V信号被施加到漏极时，漏极电流可以约为540uA/um。然而，当0.8V信号被施加到基极并且0.2V信号被施加到第二端子时，漏极电流可以被降低为约240 uA/um。

因而，在与单极电流相关联的单极操作(例如，FET操作)以及与双极电流相关联的双极操作(例如，BJT操作)两者均活跃时与仅单个操作(例如，单极或双极)活跃时相比，漏极电流增大。例如，当基电压(VB)为0.2V时(例如，当双极操作不活跃而单极操作活跃时)，当1.5V电压信号被施加到漏极时，漏极电流约为450uA/um。然而，在基电压(VB)为1.2V时(例如，当双极操作和单极操作活跃时)，当1.5V电压信号被施加到漏极时，漏极电流增大到约为650uA/um。

另一特定解说性图表1000-2a描绘了第一栅极区域102以与图1的第一端子 112(基)电压不同的电压来控制漏极电流。0.6V～1.2V之间的基电压具有较高的 NPN效率。

参考图10B，示出了描绘基于图1的第一栅极区域102和第一端子112的偏置特性的双模晶体管的电流增益(β)改变的特定解说性图表1000-1b。在NPN激活区域(例如，在图1的第一端子电压为0.6V～1.2V的情况下)中，NPN的电流增益(β)受到图1的第一栅极区域电压102和第一端子区域112电压的控制。

示出了描绘基于图1的第一栅极区域102和第一端子112电压的偏置特性的双模晶体管的跨导(gm)改变的另一特定解说性图表1000-2b。在NPN激活区域中(例如，在图1的第一端子电压为0.6V～1.2V的情况下)，NPN的跨导(gm) 受到图1的第一栅极区域电压102和第一端子区域112电压的控制。

参考图11，示出了绝缘体上覆硅(SOI)PNP双模晶体管1100的特定解说性实施例。在一特定实施例中，SOI PNP双模晶体管1100可对应于图1的双模晶体管100。SOI PNP双模晶体管1100可包括与图8B的PNP双模晶体管800b类似的配置；然而，STI 1122、1126可以延伸通过N阱基1109并且可以与氧化基板1110 耦合。氧化基板1110可以不同于图8B的P-基板810b。例如，SOI PNP双模晶体管1100可具有PMOS/PNP绝缘体上覆硅配置，而图8B的PNP双模晶体管800b 可具有PMOS/PNP块状硅配置。

参考图12，示出了绝缘体上覆硅(SOI)NPN双模晶体管1200的特定解说性实施例。在一特定实施例中，SOI NPN双模晶体管1200可对应于图1的双模晶体管100。SOI NPN双模晶体管1200可包括与图9B的NPN双模晶体管900b类似的配置；然而，STI 1222、1226可以延伸通过P阱基1209并且可以与氧化基板1210 耦合。氧化基板1210可以不同于P-基阱910b和N-基阱911b。例如，SOI NPN双模晶体管1200可具有NMOS/NPN绝缘体上覆硅配置，而图9B的NPN双模晶体管900b可具有NMOS/NPN块状硅配置。

参考图13，示出了使双模晶体管偏置的方法1300的特定实施例的流程图。在一解说性实施例中，方法1300可以关于图1的双模晶体管100、图3的FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器 600、图7的反相器混频器的实施例710、720中的至少一者、图8A和8B的PNP 双模晶体管800a、800b、图9A和9B的NPN双模晶体管900a、900b、图11的 SOI PNP双模晶体管1100、图12的SOI NON双模晶体管1200、或其任何组合来执行。

方法1100包括在1302使第一栅极电压偏置以使得单极电流能够根据FET型操作从晶体管的第一区域流向晶体管的第二区域。例如，在图1中，第一栅极区域 102的第一栅极电压可以被偏置为第一电压(V1)。使第一栅极电压偏置可使得单极电流能够根据FET型操作从第一区域104流向第二区域106。例如，源极电压(Vs) 可被施加到第一区域104。在PNP配置中，第一栅极区域102可被偏置以使得第一电压(V1)低于源极电压(Vs)。例如，电源电压(Vdd)可以被施加到第一区域104(例如，源极)，并且第一电压(V1)的范围可以从接地(例如，零伏特) 到电源电压(Vdd)，从而使得栅极电压低于电源电压(Vs)。用第一电压(V1) 偏置第一栅极区域102可以实现第一区域104与第二区域106之间的第一体区域 108内的通道形成(例如，反型层的形成)。根据PFET操作的单极电流(例如，空穴)可以从第一区域104流向第二区域106。

在NPN配置中，第一栅极区域102可被偏置以使得第一电压(V1)高于源极电压。例如，接地电压(例如，零伏特)可被施加到第二区域106(例如，源极)，并且第一电压(V1)的范围可以从接地到电源电压(Vdd)，从而使得第一电压(V1) 高于源极电压。用第一电压(V1)偏置第一栅极区域102可以实现第一区域104 与第二区域106之间的第一体区域108内的通道形成(例如，反型层的形成)。根据NFET操作的单极电流(例如，电子)可以从第一区域104流向第二区域106。

在1304，可偏置体端子以使得双极电流能够根据BJT型操作从第一区域流向第二区域。例如，在图1中，第一端子112(其耦合至第一体区域108)可以被偏置为第二电压(V2)。第一端子112可以被偏置以使得体到源极电压(例如，第二电压(V2)与源极电压(Vs)之间的电压差)的绝对值高于双模晶体管100的结电压(Vj)。使第一端子112偏置可以使得双极电流能够与单极电流并发地在第一区域104与第二区域106之间流动。在PNP配置中，施加到第一端子112(其耦合至第一体区域108)的第二电压(V2)可以被偏置为低于双模晶体管100的负前向结电压(例如，-0.7V)的电压。在NPN配置中，施加到第一端子112(其耦合至第一体区域108)的第二电压(V2)可以被偏置为高于双模晶体管100的前向结电压(例如，0.7V)的电压。因而，根据BJT型操作的双极电流(包括电子和空穴)可以响应于使第一端子112偏置为第二电压(V2)而在第一区域104与第二区域106之间流动。

图13的方法1300可以实现并发数字MOS操作模式(例如，对应于单极电流的单极操作模式)和模拟栅极控制BJT操作模式(例如，对应于双极电流的双极操作模式)。因而，基于单极和双极操作电流，增加的电流可以流动通过双模晶体管100而不增加施加到双模晶体管100的电源电压(Vdd)。增加电流而不增加电源电压(Vdd)可得到增大的操作效率。双模晶体管实现栅极控制BJT操作并且在逻辑CMOS工艺中提供高性能的BJT晶体管。

参照图14，示出了包括可操作用于使双模晶体管偏置的组件的无线设备1400 的框图。设备1400包括耦合至存储器1432的处理器1410，诸如数字信号处理器 (DSP)。

图14还示出了耦合至处理器1410和显示器1428的显示控制器1426。编码器 /解码器(CODEC)1434也可耦合至处理器1410。扬声器1436和话筒1438可耦合至CODEC 1434。图14还指示无线控制器1440可经由布置在无线控制器1440 与天线1442之间的射频(RF)接口1490耦合到处理器1410和天线1442。RF接口1490可包括双模晶体管器件1460(或包括一个或多个双模晶体管器件的组件)。双模晶体管器件1460可包括或对应于：图1的双模晶体管100、图3的FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器 600、图7的反相器驱动器的实施例710、720中的至少一者、图8A和8B的PNP 双模晶体管800a、800b、图9A和9B的NPN双模晶体管900a、900b、图11的 SOI PNP双模晶体管1100、图12的SOI NPN双模晶体管1200、或其任何组合。

控制器1402还可耦合至处理器1410以及耦合至双模晶体管器件1450(或包括一个或多个双模晶体管器件的组件)。双模晶体管器件1450可包括或对应于：图1的双模晶体管100、图3的FET型配置的实施例310-340中的至少一者、图4 的BJT型配置的实施例410-440中的至少一者、图5的反相器混频器的实施例510、 520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、 720中的至少一者、图8A和8B的PNP双模晶体管800a、800b、图9A和9B的 NPN双模晶体管900a、900b、图11的SOI PNP双模晶体管1100、图12的SOI NPN 双模晶体管1200、或其任何组合。在一特定实施例中，控制器1402可以是硬件控制器、固件或其组合。

存储器1432可以是包括可执行指令1456的有形非瞬态处理器可读存储介质。指令1456可以由处理器(诸如控制器1402)执行以执行图13的方法1300。例如，指令1456可以由控制器1402执行以使双模晶体管器件1450和/或双模晶体管器件1460的栅极偏置。指令1456也可以由控制器1402执行以使耦合至双模晶体管器件1450和/或双模晶体管器件1460的体区域的端子偏置。指令1456还可由耦合到处理器1410的替换处理器(未示出)执行。

在一特定实施例中，处理器1410、显示控制器1426、存储器1432、CODEC 1434 以及无线控制器1440被包括在系统级封装或片上系统设备1422中。在一特定实施例中，输入设备1430和电源1444被耦合至片上系统设备1422。此外，在特定实施例中，如图14中所解说的，显示器1428、输入设备1430、扬声器1436、话筒 1438、天线1442和电源1444在片上系统设备1422外部。然而，显示器1428、输入设备1430、扬声器1436、话筒1438、天线1442和电源1444中的每一者可被耦合到片上系统设备1422的组件，诸如接口或控制器。

结合所描述的实施例，一种装备包括用于使第一栅极电压偏置以使得单极电流能够根据FET型操作从晶体管的第一区域流向晶体管的第二区域的装置。例如，用于使第一栅极电压偏置的装置可包括可操作用于执行图14的指令1462的控制器 1402、一个或多个其它设备、电路、模块或其任何组合。

该装备还可包括用于使体端子偏置以使得双极电流能够根据BJT型操作从第一区域流向第二区域的装置。单极电流可以与双极电流并发地流动。例如，用于使体端子偏置的装置可包括可操作用于执行图14的指令1462的控制器1402、一个或多个其它设备、电路、模块或其任何组合。

上文公开的设备和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造设备的制造处理人员。结果得到的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。图13描绘了电子设备制造过程1300的特定解说性实施例。

物理器件信息1302在制造过程1300处(诸如在研究计算机1306处)被接收。物理器件信息1302可包括表示半导体器件的至少一个物理属性的设计信息，诸如包括以下各项的器件：图1的双模晶体管100、图3的FET型配置的实施例310-340 中的至少一者、图4的BJT型配置的实施例410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8A和8B的PNP双模晶体管800a、800b、图9A和9B的NPN双模晶体管900a、900b、图11的SOI PNP双模晶体管 1100、图12的SOI NPN双模晶体管1200、图14的双模晶体管器件1450、图14 的双模晶体管器件1460、或其任何组合。例如，物理器件信息1502可包括经由耦合至研究计算机1506的用户接口1504输入的物理参数、材料特性、以及结构信息。研究计算机1506包括耦合至计算机可读介质(诸如存储器1510)的处理器1508，诸如一个或多个处理核。存储器1510可存储计算机可读指令，其可被执行以使处理器1508将物理器件信息1502转换成遵循某一文件格式并生成库文件1512。

在一特定实施例中，库文件1512包括至少一个包括经转换的设计信息的数据文件。例如，库文件1512可包括被提供以供与电子设计自动化(EDA)工具1520 联用的半导体器件的库，该半导体器件包括：图1的双模晶体管100、图3的FET 型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8A和8B的 PNP双模晶体管800a、800b、图9A和9B的NPN双模晶体管900a、900b、图11 的SOI PNP双模晶体管1100、图12的SOI NPN双模晶体管1200、图14的双模晶体管器件1450、图14的双模晶体管器件1460、或其任何组合。

库文件1512可在设计计算机1514处与EDA工具1520协同使用，设计计算机1514包括耦合至存储器1518的处理器1516，诸如一个或多个处理核。EDA工具1520可以作为处理器可执行指令存储在存储器1518处以使得设计计算机1514 的用户能够设计包括以下各项的器件：图1的双模晶体管100、图3的FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8的PNP双模晶体管 800、图9的NPN双模晶体管900、图12的双模晶体管器件1250、图12的双模晶体管器件1260、或其任何组合。为了解说，电路设计性质可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体器件的物理性质的其他信息。

设计计算机1514可被配置成转换设计信息(包括电路设计信息1522)以遵循某一文件格式。作为解说，该文件格式化可包括以分层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统 (GDSII)文件格式。设计计算机1514可被配置成生成包括经变换的设计信息的数据文件，诸如GDSII文件1526，该GDSII文件1526包括描述包括以下器件的器件并且还包括SOC内的附加电子电路和组件的信息：图1的双模晶体管100、图3的FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例 410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8A和8B的PNP双模晶体管800a、800b、图9A和9B的NPN双模晶体管900a、 900b、图11的SOI PNP双模晶体管1100、图12的SOI NPN双模晶体管1200、图14的双模晶体管器件1450、图14的双模晶体管器件1460、或其任何组合。

GDSII文件1526可以在制造工艺1528处被接收以根据GDSII文件1526中的经变换的信息来制造半导体器件，该半导体器件包括：图1的双模晶体管100、图 3的FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例 410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8的PNP双模晶体管800、图9的NPN双模晶体管900、图12的双模晶体管器件1250、图12的双模晶体管器件1260、或其任何组合。例如，设备制造过程可包括将GDSII文件1526提供给掩模制造商1530以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模1532。掩模1532可在制造过程期间被用于生成一个或多个晶片1534，晶片1534可被测试并被分成管芯，诸如代表性管芯1536。管芯1536包括电路，该电路包括：图1的双模晶体管100、图3的 FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例410-440 中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8A和 8B的PNP双模晶体管800a、800b、图9A和9B的NPN双模晶体管900a、900b、图11的SOI PNP双模晶体管1100、图12的SOI NPN双模晶体管1200、图14的双模晶体管器件1450、图14的双模晶体管器件1460、或其任何组合、或其任何组合。

在一特定实施例中，制造过程1428可由处理器1434来发起或控制。处理器1434可访问包括可执行指令1437(诸如计算机可读指令或处理器可读指令)的存储器1435。可执行指令可包括可由计算机(诸如处理器1434)执行的一个或多个指令。制造过程1428可由全自动化或部分自动化的制造系统来实现。例如，制造过程1428可以是自动化的，并且可以根据调度来执行处理步骤。制造系统可包括用于执行一个或多个操作以形成电子器件的制造装备(例如，处理工具)。

该制造系统可具有分布式架构(例如，层级结构)。例如，该制造系统可包括根据该分布式架构分布的一个或多个处理器(诸如处理器1434)、一个或多个存储器(诸如存储器1435)、和/或控制器。该分布式架构可包括控制和/或发起一个或多个低级系统的操作的高级处理器。例如，制造过程1428的高级部分可包括一个或多个处理器(诸如处理器1434)，并且低级系统可各自包括一个或多个相应控制器或可受其控制。特定低级系统的特定控制器可从高级系统接收一个或多个指令(例如，命令)、可向下级模块或处理工具发布子命令、以及可反过来向高级系统传达状态数据。一个或多个低级系统中的每个低级系统可与一件或多件相应制造装备(例如，处理工具)相关联。在一特定实施例中，该制造系统可包括分布在该制造系统中的多个处理器。例如，该制造系统的低级系统组件的控制器可包括处理器，诸如处理器1434。

替换地，处理器1434可以是该制造系统的高级系统、子系统、或组件的一部分。在另一实施例中，处理器1434包括制造系统的各种等级和组件处的分布式处理。

管芯1536可被提供给封装过程1538，其中管芯1536被纳入到代表性封装1540 中。例如，封装1540可包括单个管芯1536或多个管芯，诸如系统级封装(SiP) 安排。封装1540可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。

关于封装1540的信息可诸如经由存储在计算机1546处的组件库被分发给各产品设计者。计算机1546可包括耦合至存储器1550的处理器1548，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器 1550处以处理经由用户接口1544从计算机1546的用户接收的PCB设计信息1542。 PCB设计信息1542可包括电路板上的经封装半导体器件的物理定位信息，该经封装半导体器件对应于包括器件的封装1540，该器件包括：图1的双模晶体管100、图3的FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例 410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8A和8B的PNP双模晶体管800a、800b、图9A和9B的NPN双模晶体管900a、 900b、图11的SOI PNP双模晶体管1100、图12的SOI NPN双模晶体管1200、图14的双模晶体管器件1450、图14的双模晶体管器件1460、或其任何组合。

计算机1546可被配置成变换PCB设计信息1542以生成数据文件，诸如具有包括电路板上的经封装半导体器件的物理定位信息以及电连接的布局(诸如迹线和通孔)的数据的GERBER文件1552，其中经封装半导体器件对应于包括以下各项的封装1540：图1的双模晶体管100、图3的FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8A和8B的PNP双模晶体管800a、800b、图9A和9B的NPN双模晶体管900a、900b、图11的SOI PNP双模晶体管1100、图12的SOI NPN双模晶体管1200、图14的双模晶体管器件1450、图14的双模晶体管器件1460、或其任何组合。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有GERBER格式以外的其他格式。

GERBER文件1552可在板组装过程1554处被接收并且被用于创建根据 GERBER文件1552内存储的设计信息来制造的PCB，诸如代表性PCB 1556。例如，GERBER文件1552可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 1556可填充有电子组件(包括封装1540)以形成代表性印刷电路组装件(PCA)1558。

PCA 1558可在产品制造过程1560处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备1562和第二代表性电子设备1564。作为解说性非限制性示例，第一代表性电子设备1562、第二代表性电子设备1564、或这两者可以从机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机的组中被选择，图1的双模晶体管100、图3的FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8A和8B的PNP双模晶体管800a、800b、图9A和9B的NPN双模晶体管900a、900b、图11的SOI PNP双模晶体管1100、图12的SOI NPN双模晶体管1200、图14的双模晶体管器件1450、图14的双模晶体管器件1460、或其任何组合被集成到其中。作为另一解说性而非限定性示例，电子设备1562和1564中的一者或多者可以是远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。除了根据本公开的教导的远程单元以外，本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。

包括图1的双模晶体管100、图3的FET型配置的实施例310-340中的至少一者、图4的BJT型配置的实施例410-440中的至少一者、图5的反相器混频器的实施例510、520中的至少一者、图6的差分混频器600、图7的反相器驱动器的实施例710、720中的至少一者、图8A和8B的PNP双模晶体管800a、800b、图9A 和9B的NPN双模晶体管900a、900b、图11的SOI PNP双模晶体管1100、图12 的SOI NPN双模晶体管1200、图14的双模晶体管器件1450、图14的双模晶体管器件1460、或其任何组合的器件可以被制造、处理并且纳入电子设备中，如解说性过程1500中所描述的。关于图1-15公开的各实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件1512、GDSII文件1526、以及GERBER文件1552内，以及被存储在研究计算机1506的存储器1510、设计计算机1514的存储器1518、计算机1546的存储器1550、在各个阶段(诸如在板组装过程1554处) 使用的一个或多个其他计算机或处理器的存储器(未示出)处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模1532、管芯1536、封装1540、PCA 1558、其他产品(诸如原型电路或设备(未示出))中、或者其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程1500可由单个实体或由执行过程1500 的各个阶段的一个或多个实体来执行。

技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。

结合本文所公开的实施例描述的方法或算法的各个步骤可直接用硬件、由处理器执行的软件模块或这两者的组合来实现。软件模块可驻留在随机存取存储器 (RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质耦合至处理器以使该处理器能从/ 向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。

提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。