半导体封装结构和半导体方法与流程

本发明涉及一种半导体封装结构和一种半导体方法，且更确切地说涉及一种半导体封装结构和其半导体方法。

背景技术：

在至少部分地由针对较小尺寸和增强的加工速度的需求的驱动下，半导体装置变得越来越复杂。同时，存在使含有这些半导体装置的许多电子产品进一步小型化的需求。半导体装置通常被封装，并且接着可安装在包括电路的衬底(如电路板)上。这使得空间被半导体装置封装和衬底两者所占据，且衬底上的表面积被半导体装置封装所占据。另外，可能会通过执行作为独立工艺的封装、板制造和装配而发生费用。所希望的是减少衬底上由半导体装置占据的空间，且简化并组合应用于半导体装置和衬底的封装、板制造和装配工艺。

技术实现要素：

根据本发明的一个实施例，一种半导体封装包括第一介电层、第二介电层、组件、第一图案化导电层和至少两个第一导电通孔。第一介电层具有第一表面和与第一表面相对的第二表面。第二介电层具有第一表面和与第一表面相对的第二表面。第一介电层的第二表面连接于第二介电层的第一表面。第二介电层内的组件具有至少两个电触点。电触点邻接于第一介电层的第二表面。第一图案化导电层在第一介电层内并邻接于第一介电层的第一表面。第一导电通孔穿透第一介电层并与第一图案化导电层一起电连接电触点。

根据本发明的一个实施例，一种半导体封装包括基层、绝缘层、组件和第一图案化导电层。组件在基层内且具有至少两个从基层暴露的电触点。绝缘层安置在基层上且覆盖暴露的电触点。第一图案化导电层在绝缘层内且具有从绝缘层暴露的表面。第一导电通孔穿透绝缘层。电触点经由第一导电通孔电连接到第一图案化导电层。

根据本发明的一个实施例，一种制造半导体封装方法包括：(a)在载体上形成图案化 导电层；(b)形成包埋图案化导电层的第一介电层；(c)用电触点将组件连接到第一介电层；(d)在第一介电层上形成第二介电层以囊封组件；(e)去除载体；以及(f)形成多个穿透第一介电层的导电通孔，其中图案化导电层经由导电通孔与组件的电触点电连接。

附图说明

图1示出根据本发明的一个实施例的半导体封装结构的截面视图；

图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H和图2I示出根据本发明的一个实施例的制造方法；

图3示出根据本发明的一个实施例的半导体封装结构的截面视图。

图4A和4B示出根据本发明的一个实施例的制造方法。

贯穿图式和具体实施方式使用共同参考数字以指示相同或类似元件。从以下结合附图作出的具体实施方式，本发明将会更显而易见。

具体实施方式

已提出各种包埋半导体装置或包埋无源元件(passive element)的衬底，其中半导体装置或无源元件被首先内埋在衬底中，且接着在后续工艺中制造再选路结构。再选路结构可包括再分布层(RDL)和从RDL延伸并作为触点结构在下一层面的封装结构的厚支撑层的表面处终止的互连件(例如导电柱)。RDL可由在包埋的半导体装置上方形成的钝化层支撑。聚合层可沉积在RDL上方，且经蚀刻或钻孔以提供通孔以用于以金属包覆填充从而形成在所述通孔的开口上方延伸且超出所述开口的互连件(即，导电柱)。附接到所述柱的突出末端的焊料凸块是通过无电电镀、丝网或模板印刷形成的。

由于钝化层的顶表面不光滑，例如归因于延伸超出半导体装置表面的包埋的半导体装置或无源元件的衬垫，故高分辨率光刻无法有效形成通孔和RDL。因此，RDL的间距受限。此外，未能形成RDL可引起封装衬底的损失，包括内埋在封装衬底中的相对高成本的半导体装置或无源元件的损失。

本文所描述的是半导体封装和其制作方法，其中可使用高分辨率技术来减少通路孔宽度，减少衬垫间距，改进产率，且降低制造成本。

如本文中所用，术语“上部”、“下部”、“顶部”、“底部”和“侧部”中的每一者是指与使用所述术语的描述相关的对应图中的所示情形。举例来说，“侧表面”指示相应组件在对应图中示出的方向上的侧部。

图1示出根据本发明的一个实施例的半导体封装结构1的截面视图。半导体封装结 构1包括绝缘层(例如第一介电层10)、基层(例如第二介电层11)、无源元件12(或其它组件)、第一图案化导电层13、导电通孔14a、14b、15a和15b、第二图案化导电层16、通孔17、第一阻焊层18和第二阻焊层19。

第一介电层10包括第一表面101和与第一表面101相对的第二表面102。第一介电层10可包括疏水性材料，如与水形成大于90°、如至少约91°、至少约93°、至少约95°或至少约97°的接触角的材料。介电层10的厚度可为约5μm到约30μm。

第二介电层11包括第一表面111和第二表面112。第二介电层11的第一表面111连接于第一介电层10的第二表面102。

第二介电层11可包括(但不限于)模制化合物或预浸复合纤维(例如预浸体)。模制化合物的实例可包括(但不限于)其中分散有填充剂的环氧树脂。预浸体的实例可包括(但不限于)通过堆叠或层压许多预浸材料/片材而形成的多层结构。

无源元件12可例如为电容器、电阻器或电感器。无源元件12具有两个电触点121和122。电触点121和122中的每一者从无源元件12的上表面沿着无源元件12的侧表面延伸到无源元件12的下表面。无源元件12内埋或囊封在第二介电层11中并且邻接于第一介电层10的第二表面102。

第一图案化导电层13包埋在第一介电层10中。第一图案化导电层13可能为(但不限于)包括迹线和接触垫的再分布层(RDL)。第一图案化导电层13邻接于第一介电层10的第一表面101。第一图案化导电层13包括从第一介电层10的第一表面101暴露的表面。由于第一图案化导电层13包埋在第一介电层10中，故可实现约2μm或2μm以下的最小线宽和约2μm或2μm以下的最小线间间隙(间距)。第一图案化导电层13可包括(但不限于)铜(Cu)或另一金属或合金。

导电通孔14a、14b穿透第一介电层10并且与第一图案化导电层13一起电连接无源元件12的电触点121、122。导电通孔14a和14b中的每一者的顶表面延伸超出第一介电层10的第一表面101。第一图案化导电层13的一部分(例如迹线13a)位于无源元件上方并且与无源元件电绝缘。迹线13a通过两个导电通孔14a、14b之间的空间，并且与两个导电通孔14a、14b电绝缘。如迹线13a的迹线可在半导体封装结构1的第一图案化导电层13的电路设计中提供灵活性。举例来说，每单位面积的第一介电层10可有效分布相对更多的第一图案化导电层13。换句话说，第一介电层10的特定区域可含有相对更多的迹线或接触垫，这可允许半导体封装结构1的大小减小。

导电通孔15a和15b中的每一者的一部分内埋在第二介电层11中，并且所述部分电连接到无源元件12的电触点121和122。第二图案化导电层16安置在第二介电层的 第二表面112上。第二图案化导电层16可包括(但不限于)铜(Cu)或另一金属或合金。

通孔17可包括第一导电通孔17a和第二导电通孔17b。第一导电通孔17a形成在第一介电层10和第二介电层11中。第一导电通孔17a具有顶表面和底表面。第一导电通孔17a从顶表面到底表面逐渐变窄，使得顶表面的宽度大于底表面的宽度。第二导电通孔17b形成在第二介电层11中；第二导电通孔17b具有顶表面和底表面；第二导电通孔17b从底表面到顶表面逐渐变窄，使得顶表面的宽度小于底表面的宽度。换句话说，第一导电通孔17a和第二导电通孔17b均包括面向相对方向的漏斗形状部分，如图1中所示。第二导电通孔17b的顶表面连接于第二介电层11内的第一导电通孔17a的底表面以形成通孔17，其一部分具有实质上沙漏形状(如图1中所示)。在一些实施例中，第一导电通孔17a可与第二导电通孔17b一起整体地形成，并且第一导电通孔17a可在锥形相交区或宽度减小的界面处连接于第二导电通孔17b。通孔17的第一部分具有从第一导电通孔17a的顶表面到第一介电层10的第二表面102测量的高度H1。通孔17的第二部分具有从第一介电层10的第二表面102到第二导电通孔17b的底表面测量的高度H2。高度H2可大于高度H1。在图1的实施例中，第一导电通孔17a的顶表面延伸超出第一介电层10的第一表面101，并且第二导电通孔17b的底表面延伸超出第二介电层11的第二表面112。

第一阻焊层18安置在第一介电层10的第一表面101上。第一阻焊层18覆盖第一图案化导电层13的一部分，如迹线13a、导电通孔14a和14b和通孔17的第一导电通孔17a。第一阻焊层18包含多个开口18O以暴露第一图案化导电层13的部分以便接触另一装置，如安装倒装芯片的半导体芯片块。

第二阻焊层19安置在第二介电层11的第二表面112上。第二阻焊层19覆盖第二图案化导电层16的一部分、导电通孔15a和15b以及通孔17的第二导电通孔17b的底表面的一部分。第二阻焊层19包含多个开口19O以暴露第二图案化层16的部分以便接触另一装置，如印刷电路板。

图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H和图2I图解说明根据本发明的一个实施例的制造方法。

参看图2A，提供载体8和金属层9。载体8可例如为硅衬底、塑料衬底或金属板。载体8可有助于其上的后续工艺。

金属层9可为薄片。在一个实施例中，金属层9的厚度为约2μm。金属层9可为例如铜片或铜箔或其它导电材料。

参看图2B，第一图案化导电层13形成于金属层9上。第一图案化导电层13可例 如使用光刻和电镀技术形成。在一些实施例中，第一图案化导电层13是相对平坦且光滑的再分布层(RDL)。第一图案化导电层13可包括(但不限于)铜或另一金属或合金。

参看图2C，第一介电层10形成于第一图案化导电层13上以内埋或覆盖第一图案化导电层13。第一介电层10可通过例如将介电粘合材料层压到第一图案化导电层13上来形成。

参看图2D，将具有两个电触点121和122的无源元件12粘合于第一介电层10。无源元件12可为(但不限于)电容器、电阻器或电感器。无源元件12可通过例如芯片块粘合设备置放或压制到第一介电层10上。无源元件12可连接于第一介电层10，使得电触点121和122的一部分内埋在第一介电层10中。第一介电层10可贴附无源元件12，且在无源元件12的电触点121和121与第一图案化导电层13之间提供足够的电绝缘。在一个实施例中，第一介电层10的厚度可为约5μm到约30μm以提供足够的电绝缘；然而，第一介电层10的厚度在其它实施例中可在另一范围内。

可在无源元件12的粘合工艺之后加热或固化第一介电层10。经加热的介电层变得凝固或硬化，并且因此可提供无源元件12与第一介电层10之间的粘合。

参看图2E，第二介电层11形成于第一介电层10上以囊封无源元件12。举例来说，第二介电层11可使用模制技术形成，所述模制技术在模套(未图示)的帮助下使用模制化合物，从而囊封无源元件12。对于另一实例，第二介电层11可通过以下方式形成：将许多片材(例如由预浸复合纤维制成的片材)堆叠或层压在第一介电层10和无源元件12上，从而形成第二介电层11。

参看图2F，将金属层9、第一图案化导电层13、第一介电层10、无源元件12和第二介电层11与载体8分离。换句话说，将载体8从金属层9和其上形成的结构中去除。

参看图2G，许多通路孔14h和15h分别形成在第一介电层10和第二介电层11中以暴露无源元件12的电触点121和122的一部分。第一图案化导电层13的一部分(即迹线，如迹线13a)位于两个通路孔14h之间。

通路孔17h通过形成通路孔17ah和通路孔17bh来形成。通路孔17ah在第一介电层10中和在第二介电层11的一部分中形成。通路孔17ah在从第一介电层10朝着第二介电层11的方向上逐渐变窄，使得在第一介电层10与金属层9的相交区处的通路孔17ah的开口与第二介电层11中的通路孔17ah的底部相比较宽。通路孔17bh在第二介电层11中形成。通路孔17bh逐渐变窄，使得在第二介电层11的底表面处的通路孔17bh的开口与通路孔17bh的顶部相比较宽。通路孔17ah和通路孔17bh在第二介电层11中接合以形成通路孔17h，以便穿透第一介电层10和第二介电层11。通路孔14h、15h和17h 可例如通过激光钻孔或蚀刻技术来形成。

在一些实施例中，通路孔17ah的高度大于通路孔14h的高度。在其它实施例中，通路孔17ah的高度与通路孔14h的高度实质上相同。

参看图2H，多个导电通孔在通路孔14h、15h和17h中形成。举例来说，导电通孔14a、14b在通路孔14h中形成，导电通孔15a、15b在通路孔15h中形成，且导电通孔17a和17b分别在通路孔17ah和17bh中形成。导电通孔14a和15a电连接到无源元件12的电触点121，且导电通孔14b和15b电连接到无源元件12的电触点122。导电通孔17a和17b在通路孔17h中连接以形成通孔17。

在一些实施例中，在将导电材料(如金属)填充到通路孔14h和17ah中以形成导电通孔14a、14b和17a之后，导电材料可超出第一介电层10的第一表面101。可进行蚀刻工艺，以移除至少一部分导电材料，使得导电通孔14a、14b和17a的顶表面实质上彼此共面。可进一步去除导电材料，使得导电通孔14a、14b和17a的顶表面与第一介电质10的表面101实质上共面(参见例如图3、图4A、图4B中图解说明的替代实施例)。在其它实施例中，在形成导电通孔14a、14b和17a之后，导电通孔14a、14b和17a的顶表面实质上彼此共面或与第一介电质10的表面101共面；因此，可消除蚀刻工艺。

在形成导电通孔14a、14b、15a、15b、17a和17b之后，去除金属层9。金属层9可通过例如蚀刻或机械加工来去除。在其它实施例中，可在形成导电通孔14a、14b、15a、15b、17a和17b之前去除金属层9。

第二图案化导电层16在第二介电层11的第二表面112上形成。第二图案化导电层16可例如使用光刻和电镀技术形成。在一些实施例中，第二图案化导电层16可为相对平坦且光滑的再分布层(RDL)。第二图案化导电层16可包括(但不限于)铜或另一金属或合金。

参看图2I，第一阻焊层18可在第一介电层10的第一表面101上形成。第一阻焊层18覆盖第一图案化导电层的一部分，如迹线13、导电通孔14a和14b和第一导电通孔17a。第一阻焊层18包含至少一个开口18O以暴露第一图案化层13的部分。

第二阻焊层19可在第二介电层11的第二表面112上形成。第二阻焊层19覆盖第二图案化导电层16的一部分、导电通孔15a、15b和第二导电通孔17b的一部分。第二阻焊层19包含至少一个开口19O以暴露第二图案化导电层16的部分。

图3示出根据本发明的一个实施例的半导体封装结构2的截面视图。图3中示出的半导体封装结构2与如参照图1示出并描述的半导体封装结构1类似，除了导电通孔14a、14b和17a的顶表面与第一介电层10的第一表面101实质上共面。换句话说，第一导电 通孔14a、14b和17a被包埋在第一介电层10中。

图4A和4B示出根据本发明的一个实施例的制造方法。制造半导体封装结构2的方法与如参照图2A、2B、2C、2D、2E、2F、2G、2H和2I示出并描述的方法类似，除了在形成导电通孔14a、14b、15a、15b和17之后，去除金属层9和延伸超出第一介电层10的第一表面101的导电通孔14a、14b和17a的部分。因此，导电通孔14a、14b和17a的顶表面与第一介电层10的第一表面101实质上共面。金属层9和导电通孔14a、14b和17a的部分可例如经机械去除或可通过蚀刻或其它技术去除。

如本文中所使用，术语“实质上”、“实质的”、“大约”和“约”用以描述和考虑小变化。当与事件或情形结合使用时，所述术语可以是指其中事件或情形明确发生的情况以及其中事件或情形极近似于发生的情况。举例来说，所述术语可以是指小于或等于±10％，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。

在一些实施例中，如果两个表面之间的移位较小，如不大于1μm、不大于5μm或不大于10μm，那么所述两个表面可视为共面或实质上共面的。

另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包括明确地指定为范围限制的数值，而且包括涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

虽然已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，在不脱离如通过所附权利要求书界定的本发明的真实精神和范围的情况下，可作出各种改变且可取代等效物。所述图示可能未必按比例绘制。归因于制造工艺和公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有所述修改都打算属于在此所附权利要求书的范围内。虽然本文揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。