半导体结构的制造方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面mosfet器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且finfet相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

但是，现有技术形成的半导体器件的电学性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构的制造方法，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：提供半导体基底，所述半导体基底包括衬底以及位于所述衬底上的鳍部；在所述鳍部之间的衬底上形成隔离结构，其中露出于所述隔离结构的鳍部作为鳍部第一区域，剩余的未露出部分作为鳍部第二区域；形成横跨所述鳍部表面的栅极结构，所述栅极结构覆盖所述鳍部第一区域的顶部和侧壁；以所述栅极结构为掩膜，对所述鳍部第二区域进行缓冲离子掺杂工艺，形成缓冲 掺杂离子区；形成所述缓冲掺杂离子区后，对所述鳍部第一区域进行浅掺杂工艺，形成浅掺杂离子区，且所述浅掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同；形成所述浅掺杂离子区后，通过重掺杂工艺在所述栅极结构两侧的鳍部内形成源区或漏区，其中所述重掺杂工艺注入的离子剂量大于所述缓冲离子掺杂工艺注入的离子剂量。

可选的，所述缓冲掺杂离子区的离子类型为n型离子或p型离子，所述浅掺杂离子区的离子类型为n型离子或p型离子。

可选的，缓冲离子掺杂工艺的参数包括：所述缓冲掺杂离子区的离子类型为n型离子，注入的离子包括磷离子，注入的离子能量为8kev至20kev，注入的离子剂量为5e12至1e14原子每平方厘米，注入角度为0度至7度；所述缓冲掺杂离子区的离子类型为p型离子，注入的离子包括硼离子，注入的离子能量为6kev至16kev，注入的离子剂量为5e12至1e14原子每平方厘米，注入角度为0度至7度。

可选的，所述浅掺杂工艺的参数包括：所述浅掺杂离子区的离子类型为n型离子，注入的离子包括磷离子，注入的离子能量为2kev至10kev，注入的离子剂量为8e13至1e14原子每平方厘米，注入角度为10度至20度；所述浅掺杂离子区的离子类型为p型离子，注入的离子包括硼离子，注入的离子能量为2kev至8kev，注入的离子剂量为8e13至5e14原子每平方厘米，注入角度为10度至20度。

可选的，对所述鳍部第二区域进行缓冲离子掺杂工艺后，对所述鳍部第一区域进行浅掺杂工艺之前，所述制造方法还包括：对所述半导体基底进行退火工艺，促进所述缓冲掺杂离子横向扩散进位于所述鳍部第二区域内。

可选的，所述退火工艺的工艺参数包括：退火温度为750摄氏度至1000摄氏度，压强为一个标准大气压，反应气体为氮气，氮气的气体流量为5每分钟标准升至40每分钟标准升。

可选的，所述衬底包括第一区域和第二区域，位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部；露出于所述第一区域隔离结构的第一鳍部为第一鳍部第一区域，剩余的未露出部分作 为第一鳍部第二区域；露出于所述第二区域隔离结构的第二鳍部为第二鳍部第一区域，剩余的未露出部分作为第二鳍部第二区域。

可选的，对所述鳍部第二区域进行缓冲离子掺杂工艺的步骤包括：对所述第一鳍部第二区域进行第一缓冲离子掺杂工艺，形成第一缓冲掺杂离子区；对所述第二鳍部第二区域进行第二缓冲离子掺杂工艺，形成第二缓冲掺杂离子区。

可选的，所述第一缓冲掺杂离子区的离子类型为n型离子或p型离子，所述第二缓冲掺杂离子区的离子类型为n型离子或p型离子。

可选的，对所述鳍部第一区域进行浅掺杂工艺的步骤包括：对所述第一鳍部第一区域进行第一浅掺杂工艺，形成第一浅掺杂离子区；对所述第二鳍部第一区域进行第二浅掺杂工艺，形成第二浅掺杂离子区。

可选的，所述第一浅掺杂离子区的离子类型为n型离子或p型离子，所述第二浅掺杂离子区的离子类型为n型离子或p型离子。

可选的，在所述栅极结构两侧的鳍部内形成源区或漏区的步骤包括：在所述栅极结构两侧的鳍部内形成应力层；在所述应力层内形成源区和漏区。

相应的，本发明还提供一种采用上述方法形成的半导体结构，包括：半导体基底，包括衬底以及位于所述衬底上的鳍部；隔离结构，位于所述鳍部之间的衬底上，其中露出于所述隔离结构的鳍部作为鳍部第一区域，剩余的未露出部分作为鳍部第二区域；栅极结构，横跨所述鳍部表面，且覆盖所述鳍部第一区域的顶部和侧壁；浅掺杂离子区，位于所述鳍部第一区域内；缓冲掺杂离子区，位于所述鳍部第二区域内，所述缓冲掺杂离子区的离子类型与所述浅掺杂离子区的离子类型相同；源区或漏区，位于所述栅极结构两侧的鳍部内，其中所述源区或漏区的离子浓度大于所述缓冲掺杂离子区的离子浓度。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在形成源区或漏区之前，先在所述鳍部第二区域内形成缓冲掺杂离子区，其中所述重掺杂工艺注入的离子剂量大于所述缓冲离子掺杂工艺注入的离子剂量，使所述缓冲掺杂离子区的离子浓度介于所述源区或漏区和所 述衬底之间，从而使所述源区或漏区与所述衬底之间具有缓变掺杂区，即降低所述源区或漏区与所述衬底的浓度梯度，使所述源区或漏区与衬底之间形成缓变结，由于缓变结的漏电流较小，进而可以降低器件源区或漏区与衬底之间的结漏电流，优化半导体器件的电学性能。

附图说明

图1至图8是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

具体实施方式

由背景技术可知，为了改善器件的短沟道效应(sce：short-channeleffects)，半导体工艺逐渐开始从平面mosfet晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。但是，现有技术形成的finfet的电学性能仍有待提高。

分析其原因在于：器件的源区或漏区位于栅极结构两侧的鳍部内，由于源区或漏区的掺杂离子浓度较大，衬底的掺杂离子浓度较小，使所述源区或漏区与衬底的浓度梯度过大，从而使所述源区或漏区与衬底之间形成突变结，而一般突变结的漏电流较大，进而导致器件源区或漏区与衬底之间的结漏电流(junctionleak)增大，器件的电学性能降低。

为了解决所述技术问题，本发明提供一种半导体器件的制造方法，包括：提供半导体基底，所述半导体基底包括衬底以及位于所述衬底上的鳍部；在所述鳍部之间的衬底上形成隔离结构，其中露出于所述隔离结构的鳍部作为鳍部第一区域，剩余的未露出部分作为鳍部第二区域；形成横跨所述鳍部表面的栅极结构，所述栅极结构覆盖所述鳍部第一区域的顶部和侧壁；以所述栅极结构为掩膜，对所述鳍部第二区域进行缓冲离子掺杂工艺，形成缓冲掺杂离子区；形成所述缓冲掺杂离子区后，对所述鳍部第一区域进行浅掺杂工艺，形成浅掺杂离子区，且所述浅掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同；形成所述浅掺杂离子区后，通过重掺杂工艺在所述栅极结构两侧的鳍部内形成源区或漏区，其中所述重掺杂工艺注入的离子剂量大于所述缓冲离子掺杂工艺注入的离子剂量。

本发明在形成源区或漏区之前，先在所述鳍部第二区域内形成缓冲掺杂离子区，其中所述重掺杂工艺注入的离子剂量大于所述缓冲离子掺杂工艺注入的离子剂量，使所述缓冲掺杂离子区的离子浓度介于所述源区或漏区和所述衬底之间，从而使所述源区或漏区与所述衬底之间具有缓变掺杂区，即降低所述源区或漏区与所述衬底的浓度梯度，使所述源区或漏区与衬底之间形成缓变结，由于缓变结的漏电流较小，进而可以降低器件源区或漏区与衬底之间的结漏电流，优化半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图8是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

参考1，提供半导体基底，所述半导体基底包括衬底100以及位于所述衬底100上的鳍部(未标示)。

所述半导体基底为后续形成器件提供工艺平台。本实施例中，所述半导体基底用于形成n型器件或p型器件。

具体地，所述衬底100包括第一区域ⅰ和第二区域ⅱ，凸出于所述第一区域ⅰ衬底100的鳍部为第一鳍部110，凸出于所述第二区域ⅱ衬底100的鳍部为第二鳍部120。

本实施例中，所述第一区域ⅰ衬底100用于形成n型器件，所述第二区域ⅱ衬底100用于形成p型器件。在另一实施例中，所述第一区域衬底可以用于形成p型器件，所述第二区域衬底可以用于形成n型器件。

所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部110和第二鳍部120的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底100为硅衬底，所述第一鳍部110和第二鳍部120的材料为硅。

具体地，形成所述半导体基底的步骤包括：提供初始基底，在所述初始基底上形成图形化的硬掩膜层200；以所述硬掩模层200为掩膜，刻蚀所述初 始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底100，所述衬底100包括第一区域ⅰ和第二区域ⅱ，位于所述第一区域ⅰ的鳍部为第一鳍部110，位于所述第二区域ⅱ的鳍部为第二鳍部120。

本实施例中，所述硬掩膜层200的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层200表面能够作为平坦化工艺的停止位置，且所述硬掩膜层200还能够起到保护所述第一鳍部110顶部和第二鳍部120顶部的作用。

需要说明的是，形成所述半导体基底之后，所述制造方法还包括：在所述第一鳍部110和第二鳍部120表面形成线性氧化层101，用于修复所述第一鳍部110和第二鳍部120。

在氧化处理过程中，由于所述第一鳍部110和第二鳍部120凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层101之后，不仅所述第一鳍部110和第二鳍部120表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部110和第二鳍部120的表面光滑，晶格质量得到改善，避免所述第一鳍部110和第二鳍部120顶角尖端放电问题，有利于改善鳍式场效应管的性能。

本实施例中，所述线性氧化层101还位于所述衬底100表面，所述线性101的材料为氧化硅。

参考图2，形成所述线性氧化层101之后，在所述鳍部(未标示)之间的衬底100上形成隔离结构102，其中露出于所述隔离结构102的鳍部作为鳍部第一区域(未标示)，剩余的未露出部分作为鳍部第二区域(未标示)。

所述隔离结构102作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离结构102的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构102的材料为氧化硅。

需要说明的是，本实施例中，所述隔离结构102是浅沟槽隔离层，但不限于浅沟槽隔离层。

本实施例中，所述鳍部包括位于所述第一区域ⅰ衬底100上的第一鳍部110，以及位于所述第二区域ⅱ衬底100上的第二鳍部120。相应的，露出于所述第一区域ⅰ隔离结构102的第一鳍部110为第一鳍部第一区域111，剩余 的未露出部分作为第一鳍部第二区域112；露出于所述第二区域ⅱ隔离结构102的第二鳍部120为第二鳍部第一区域121，剩余的未露出部分作为第二鳍部第二区域122。

具体地，形成所述隔离结构102的步骤包括：在所述线性氧化层101表面形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层200(如图1所示)顶部；研磨去除高于所述硬掩膜层200顶部的隔离膜；去除部分厚度的隔离膜以形成隔离结构102；去除所述硬掩膜层200。

需要说明的是，在去除部分厚度的隔离膜的同时中还去除部分鳍部表面的线性氧化层101。

参考图3，形成横跨所述鳍部(未标示)表面的栅极结构103，所述栅极结构103覆盖所述鳍部第一区域的顶部和侧壁。

本实施例中，所述栅极结构103为伪栅结构，包括横跨所述鳍部(未标示)表面的伪栅氧化层(图未示)，以及位于所述伪栅氧化层表面的伪栅电极层(图未示)。

所述栅极结构103用于为后续形成金属栅极结构占据空间位置。所述伪栅氧化层的材料为氧化硅，所述伪栅电极层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅电极层的材料为多晶硅。

在另一实施例中，所述栅极结构为金属栅极结构。所述栅极结构的材料可以为al、cu、ag、au、pt、ni、ti或w。

需要说明的是，形成所述栅极结构103之后，所述制造方法还包括：在所述栅极结构103侧壁形成第一侧壁层(图未示)。

所述第一侧壁层的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一侧壁层可以为单层结构或叠层结构。本实施例中，所述第一侧壁层为单层结构，所述第一侧壁层的材料为氮化硅。

结合参考图4和图5，以所述栅极结构103为掩膜，对所述鳍部第二区域 (未标示)进行缓冲离子掺杂工艺(未标示)，形成缓冲掺杂离子区(图未示)。

所述缓冲离子掺杂工艺用于在所述鳍部第二区域内形成缓冲掺杂离子区，从而降低后续在所述鳍部第一区域内形成的源区或漏区与所述衬底100的浓度梯度，在所述源区或漏区与所述衬底100之间形成缓变结，由于缓变结的漏电流较小，进而可以降低所述源区或漏区与所述衬底100之间的结漏电流(junctionleak)。

所述缓冲掺杂离子区的离子类型为n型离子或p型离子。

需要说明的是，为了避免所述缓冲离子掺杂工艺的离子被注入进所述鳍部第一区域内，离子注入角度不宜过大。本实施例中，所述缓冲离子掺杂工艺的离子注入角度为0度至7度。

还需要说明的是，注入的离子能量不宜过小，也不宜过大。如果注入的离子能量过小，容易导致离子被注入进所述鳍部第一区域内，而所述鳍部第一区域为后续形成源区或漏区的区域，从而容易对器件的电学性能造成不良影响；如果注入的离子能量过大，容易导致形成的缓冲掺杂离子位于所述鳍部第二区域靠近所述衬底100的区域内，或位于所述衬底100内，反而不利于后续在所述鳍部第一区域内形成的源区或漏区与所述衬底100之间形成缓变结

本实施例中，所述缓冲掺杂离子区的离子类型为n型离子，注入的离子包括磷离子，注入的离子能量为8kev至20kev；所述缓冲掺杂离子区的离子类型为p型离子，注入的离子包括硼离子，注入的离子能量为6kev至16kev。

还需要说明的是，注入的离子剂量不宜过小，也不宜过大。如果注入的离子剂量过小，所述缓冲掺杂离子的离子浓度与后续在所述鳍部第一区域内形成的源区或漏区的离子浓度的浓度差值较大，即浓度梯度较大，容易在所述源区或漏区与所述衬底100之间形成突变结，从而容易引起结漏电流增加的问题；如果注入的离子剂量过大，难以降低后续在所述鳍部第一区域内形成的源区或漏区与所述衬底100的浓度梯度，从而引起所述源区或漏区与所述衬底100之间结漏电流增加的问题。

本实施例中，所述缓冲掺杂离子区的离子类型为n型离子，注入的离子 包括磷离子，注入的离子剂量为5e12至1e14原子每平方厘米；所述缓冲掺杂离子区的离子类型为p型离子，注入的离子包括硼离子，注入的离子剂量为5e12至1e14原子每平方厘米。

本实施例中，所述第一鳍部110包括位于所述第一区域ⅰ隔离结构102内的第一鳍部第二区域112；所述第二鳍部120包括位于所述第二区域ⅱ隔离结构102内的第二鳍部第二区域122。

相应的，对所述鳍部第二区域进行缓冲离子掺杂工艺的步骤包括：对所述第一鳍部第二区域112进行第一缓冲离子掺杂工艺300(如图4所示)，形成第一缓冲掺杂离子区(图未示)；对所述第二鳍部第二区域122进行第二缓冲离子掺杂工艺310(如图5所示)，形成第二缓冲掺杂离子区(图未示)。

所述第一缓冲掺杂离子区的离子类型为n型离子或p型离子，所述第二缓冲掺杂离子区的离子类型为n型离子或p型离子。本实施例中，所述第一缓冲掺杂离子区的离子类型为n型离子，所述第二缓冲掺杂离子区的离子类型为p型离子。

在另一实施例中，所述第一区域衬底用于形成p型器件，所述第二区域衬底用于形成n型器件，相应的，所述第一缓冲掺杂离子区的离子类型为p型离子，所述第二缓冲掺杂离子区的离子类型为n型离子。

具体地，如图4所示，对所述第一鳍部第二区域112进行第一缓冲离子掺杂工艺300的步骤包括：在所述半导体基底表面形成第一图形层(图未示)，所述第一图形层覆盖所述第二区域ⅱ的隔离结构102和第二鳍部120表面；以所述第一图形层为掩膜，沿垂直于所述衬底100表面的方向，对所述半导体基底进行第一缓冲离子掺杂工艺300，将掺杂离子注入进所述第一区域ⅰ的隔离结构102和第一鳍部第二区域112内，在所述第一鳍部第二区域112内形成第一缓冲掺杂离子区；去除所述第一图形层。

具体地，如图5所示，对所述第二鳍部第二区域122进行第二缓冲离子掺杂工艺310的步骤包括：在所述半导体基底表面形成第二图形层(图未示)，所述第二图形层覆盖所述第一区域ⅰ的隔离结构102和第一鳍部110表面；以所述第二图形层为掩膜，沿垂直于所述衬底100表面的方向，对所述半导 体基底进行第二缓冲离子掺杂工艺310，将掺杂离子注入进所述第二区域ⅱ的隔离结构102和第二鳍部第二区域122内，在所述第二鳍部第二区域122内形成第二缓冲掺杂离子区；去除所述第二图形层。

需要说明的是，本实施例中，先在所述第一鳍部第二区域112内形成第一缓冲掺杂离子区，然后在所述第二鳍部第二区域122内形成第二缓冲掺杂离子区。在另一实施例中，还可以先在第二鳍部第二区域内形成第二缓冲掺杂离子区，然后在第一鳍部第二区域内形成第一缓冲掺杂离子区。

本实施例中，对所述第一鳍部第二区域112进行第一缓冲离子掺杂工艺300、对所述第二鳍部第二区域122进行第二缓冲离子掺杂工艺310后，所述制造方法还包括：对所述半导体基底进行退火工艺，促进所述第一区域ⅰ的隔离结构102内的掺杂离子横向扩散进所述第一鳍部第二区域112内，促进所述第二区域ⅱ的隔离结构102内的掺杂离子横向扩散进所述第二鳍部第二区域122内。

需要说明的是，为了促进所述第一区域ⅰ的隔离结构102内的掺杂离子横向扩散进所述第一鳍部第二区域112内，促进所述第二区域ⅱ的隔离结构102内的掺杂离子横向扩散进所述第二鳍部第二区域122内的同时，避免对所述第一缓冲离子掺杂工艺300和第二缓冲离子掺杂工艺310之前的离子掺杂工艺中注入的离子分布造成不良影响，所述退火工艺的工艺参数需控制在合理范围内。

具体地，所述退火工艺的工艺参数包括：退火温度为750摄氏度至1000摄氏度，压强为一个标准大气压，反应气体为氮气，氮气的气体流量为5每分钟标准升至40每分钟标准升。

结合参考图6和图7，形成所述缓冲掺杂离子区(图未示)后，对所述鳍部第一区域(未标示)进行浅掺杂工艺，形成浅掺杂离子区，且所述浅掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同。

所述浅掺杂离子区的离子类型为n型离子或p型离子。所述浅掺杂工艺的参数包括：所述浅掺杂离子区的离子类型为n型离子，注入的离子包括磷离子，注入的离子能量为2kev至10kev，注入的离子剂量为8e13至1e14 原子每平方厘米，注入角度为10度至20度；所述浅掺杂离子区的离子类型为p型离子，注入的离子包括硼离子，注入的离子能量为2kev至8kev，注入的离子剂量为8e13至5e14原子每平方厘米，注入角度为10度至20度。

本实施例中，所述第一鳍部110包括露出于所述第一区域ⅰ隔离结构102的第一鳍部第一区域111；所述第二鳍部120包括露出于所述第二区域ⅱ隔离结构102的第二鳍部第一区域121。

相应的，对所述鳍部第一区域进行浅掺杂工艺的步骤包括：对所述第一鳍部第一区域111进行第一浅掺杂工艺320，形成第一浅掺杂离子区(图未示)；对所述第二鳍部第一区域121进行第二浅掺杂工艺330，形成第二浅掺杂离子区(图未示)。

所述第一浅掺杂离子区的离子类型为n型离子或p型离子，所述第二浅掺杂离子区的离子类型为n型离子或p型离子。本实施例中，所述第一浅掺杂离子区的离子类型为n型离子，所述第二浅掺杂离子区的离子类型为p型离子。

在另一实施例中，所述第一区域衬底用于形成p型器件，所述第二区域衬底用于形成n型器件，相应的，所述第一浅掺杂离子区的离子类型为p型离子，所述第二浅掺杂离子区的离子类型为n型离子。

具体地，如图6所示，对所述第一鳍部第一区域111进行第一浅掺杂工艺320的步骤包括：在所述半导体基底表面形成第三图形层(图未示)，所述第三图形层覆盖所述第二区域ⅱ的隔离结构102和第二鳍部120表面；以所述第三图形层为掩膜，对所述第一鳍部110进行第一浅掺杂工艺320，将掺杂离子注入进所述第一鳍部第一区域111内，在所述第一鳍部第一区域111内形成第一浅掺杂离子区；去除所述第三图形层。

具体地，如图7所示，对所述第二鳍部第一区域121进行第二浅掺杂工艺330的步骤包括：在所述半导体基底表面形成第四图形层(图未示)，所述第四图形层覆盖所述第一区域ⅰ的隔离结构102和第一鳍部110表面；以所述第四图形层为掩膜，对所述第二鳍部120进行第二浅掺杂工艺330，将掺杂离子注入进所述第二鳍部第一区域121内，在所述第二鳍部第一区域121内 形成第二浅掺杂离子区；去除所述第四图形层。

参考图8，形成所述浅掺杂离子区(图未示)后，通过重掺杂工艺在所述栅极结构103两侧的鳍部内形成源区(图未示)或漏区(图未示)，其中所述重掺杂工艺注入的离子剂量大于所述缓冲离子掺杂工艺注入的离子剂量。

本实施例中，所述鳍部包括位于所述第一区域ⅰ衬底100上的第一鳍部110，以及位于所述第二区域ⅱ衬底100上的第二鳍部120，其中，所述第一区域ⅰ衬底100用于形成n型器件，所述第二区域ⅱ衬底100用于形成p型器件。

相应的，所述源区或漏区包括：位于所述第一区域ⅰ栅极结构103两侧的第一鳍部110内的第一源区或第一漏区，以及位于所述第二区域ⅱ栅极结构103两侧的第二鳍部120内的第二源区或第二漏区。所述第一源区或第一漏区的离子类型为n型，所述第二源区或第二漏区的离子类型为p型。

在另一实施例中，所述第一区域衬底用于形成p型器件，所述第二区域衬底用于形成n型器件，相应的，第一源区或第一漏区的离子类型为p型，第二源区或第二漏区的离子类型为n型。

本实施例中，在所述栅极结构两侧的鳍部内形成源区或漏区的步骤包括：在所述栅极结构两侧的鳍部内形成应力层；在所述应力层内形成源区和漏区。

需要说明的是，在所述栅极结构两侧的鳍部内形成源区或漏区之前，所述制造方法还包括：在所述第一侧壁层(图未示)表面形成第二侧壁层(图未示)。

所述第二侧壁层的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第第二壁层可以为单层结构或叠层结构。本实施例中，所述第二侧壁层为单层结构，所述第二侧壁层的材料为氮化硅。

本发明在形成源区或漏区之前，先在所述鳍部第二区域内形成缓冲掺杂离子区，其中所述重掺杂工艺注入的离子剂量大于所述缓冲离子掺杂工艺注入的离子剂量，使所述缓冲掺杂离子区的离子浓度介于所述源区或漏区和所述衬底之间，从而使所述源区或漏区与所述衬底之间具有缓变掺杂区，即降 低所述源区或漏区与所述衬底的浓度梯度，使所述源区或漏区与衬底之间形成缓变结，由于缓变结的漏电流较小，进而可以降低器件源区或漏区与衬底之间的结漏电流，优化半导体器件的电学性能。

继续参考图8，本发明还提供一种采用前述方法形成的半导体结构，包括：

半导体基底，包括衬底100以及位于所述衬底上的鳍部(未标示)；

隔离结构102，位于所述鳍部之间的衬底100上，其中露出于所述隔离结构102的鳍部作为鳍部第一区域(未标示)，剩余的未露出部分作为鳍部第二区域(未标示)；

栅极结构103，横跨所述鳍部表面，且覆盖所述鳍部第一区域的顶部和侧壁；

浅掺杂离子区(图未示)，位于所述鳍部第一区域内；

缓冲掺杂离子区(图未示)，位于所述鳍部第二区域内，所述缓冲掺杂离子区的离子类型与所述浅掺杂离子区的离子类型相同；

源区或漏区(图未示)，位于所述栅极结构103两侧的鳍部内，其中所述源区或漏区的离子浓度大于所述缓冲掺杂离子区的离子浓度。

本实施例中，所述鳍部包括位于所述第一区域ⅰ衬底100上的第一鳍部110，以及位于所述第二区域ⅱ衬底100上的第二鳍部120。相应的，露出于所述第一区域ⅰ隔离结构102的第一鳍部110为第一鳍部第一区域111，剩余的未露出部分作为第一鳍部第二区域112；露出于所述第二区域ⅱ隔离结构102的第二鳍部120为第二鳍部第一区域121，剩余的未露出部分作为第二鳍部第二区域122。

相应的，所述浅掺杂离子区包括位于所述第一鳍部第一区域111内的第一浅掺杂离子区(图未示)，以及位于所述第二鳍部第一区域121内的第二浅掺杂离子区；所述第一浅掺杂离子区的离子类型为n型离子或p型离子，所述第二浅掺杂离子区的离子类型为n型离子或p型离子。

所述缓冲掺杂离子区包括位于所述第一鳍部第二区域112内的第一缓冲掺杂离子区，以及位于所述第二鳍部第二区域122内的第二缓冲掺杂离子区； 所述第一缓冲掺杂离子区的离子类型为n型离子或p型离子，所述第二缓冲掺杂离子区的离子类型为n型离子或p型离子。

本实施例中，所述半导体结构还包括位于所述栅极结构103两侧的鳍部内的应力层；所述源区或漏区位于所述应力层内。

由于所述源区或漏区的离子浓度大于所述缓冲掺杂离子区的离子浓度，即所述缓冲掺杂离子区的离子浓度介于所述源区或漏区和所述衬底之间，从而使所述源区或漏区与所述衬底之间具有缓变掺杂区，即降低所述源区或漏区与所述衬底的浓度梯度，使所述源区或漏区与衬底之间形成缓变结，由于缓变结的漏电流较小，进而可以降低器件源区或漏区与衬底之间的结漏电流，优化半导体器件的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。