本发明涉及一种半导体元件及其制造方法，且特别是涉及一种高压半导体元件及其制造方法。
背景技术：
高压金属氧化物半导体(hvmos)元件被广泛地用于许多类型的高压电路中，例如输入/输出电路、cpu供电电路、电源管理系统、交流/直流转换器等。常见的hvmos元件包括横向扩散金属氧化物半导体(ldmos)元件和双扩散漏极金属氧化物半导体(dddmos)元件。hvmos元件是在高电压条件下操作，因此hvmos元件要能够承受高栅极-漏极电压。
因应目前尺寸微小化以及将具有不同特性的元件整合至单一装置的趋势(例如将lvmos元件和hvmos元件整合至单一装置)，因而大幅提高制作的困难。因此具有良好电性特性的hvmos元件的制作与改良，也成为目前业界研究的主要课题。
技术实现要素：
本发明内容是有关于一种半导体元件及其制造方法。根据本发明内容的实施例，半导体元件的栅极介电层的设计不仅可以达到改善gidl效应且提高击穿电压的效果，还可以用来进行自对准的离子注入制作工艺，以定义漏极及源极的位置与范围，进而可以使得半导体元件具有相对较小的元件尺寸。
根据本发明内容的一实施例，提出一种半导体元件。半导体元件包括一基底、一栅极介电层、漏极及源极以及一栅极。基底具有一凹槽。栅极介电层设置于凹槽中，栅极介电层具有一平坦上表面及一突出边缘，突出边缘沿着实质上垂直于基底的方向突出于平坦上表面。漏极及源极设置于栅极介电层的相对侧边。栅极设置于栅极介电层上，栅极与栅极介电层的突出边缘沿着实质上平行于基底的方向彼此不交叠。
根据本发明内容的另一实施例，提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤：提供一基底；形成一凹槽于基底中；形成一栅极介电层于凹槽中，其中栅极介电层具有一平坦上表面及一突出边缘，突出边缘沿着实质上垂直于基底的方向突出于平坦上表面；形成漏极及源极于栅极介电层的相对侧边；以及形成一栅极于栅极介电层上，其中栅极与栅极介电层的突出边缘沿着实质上平行于基底的方向彼此不交叠。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1为本发明内容的一实施例的半导体元件的示意图；
图1a为本发明内容的另一实施例的半导体元件的示意图；
图2为本发明内容的又一实施例的半导体元件的示意图；
图3a～图3e为本发明的一实施例的一种半导体元件的制造方法示意图；
图4a～图4b为一比较例的一种半导体元件的制造方法简化示意图。
符号说明
10、20：半导体元件
100：基底
100r：凹槽
200：栅极介电层
200s：侧边
210：平坦上表面
220：突出边缘
220a、230：上表面
300：漏极及源极
400：栅极
400s：侧面
400t：栅极沟槽
410：选择性的阻障层
420：功函数金属层
430：低电阻率填充金属
450：虚拟栅极层
500：硅化物层
600：浅沟绝缘结构
700：漏极轻掺杂区及源极轻掺杂区
710：轻掺杂区
720：重掺杂区
800：间隙壁
910：盖氧化层
920：硬掩模层
930：层间介电层
d1：距离
h1：高度差
w1：宽度
具体实施方式
在此公开内容的实施例中，提出一种半导体元件及其制造方法。实施例及对应附图仅用以作为范例说明，并不会限缩本发明欲保护的范围。并且，附图及发明说明中具有相同标号的元件为相同。此外，需注意的是，附图上的尺寸比例并非一定按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的附图省略部分元件，以清楚显示本发明的技术特点。
图1绘示本发明内容的一实施例的半导体元件的示意图。如图1所示，半导体元件10包括一基底100、一栅极介电层200、漏极300及源极300以及一栅极400。基底100具有一凹槽100r。栅极介电层200设置于凹槽100r中。栅极介电层具200有一平坦上表面210及一突出边缘220，突出边缘220沿着实质上垂直于基底100的方向突出于平坦上表面210。漏极及源极300设置于栅极介电层200的两相对侧边200s(图示中仅标示一侧)。栅极400设置于栅极介电层200上，栅极400与栅极介电层200的突出边缘沿着实质上垂直于基底100的方向220彼此不交叠。
在一实施例中，半导体元件10例如是高压金属氧化物半导体(highvoltagemetaloxidesemiconductordevice,hvmos)元件，尤其是双扩散漏极晶体管(doublediffuseddraintransistor)，而栅极介电层200的平均厚度大约为1000埃。随着半导体元件10的耐压增加或减少，可增加或减少半导体元件10的各个部分如栅极400、栅极介电层200、源极300及漏极300等的尺寸。是以，栅极介电层200的平均厚度范围可介于数百埃与数千埃之间。
如图1所示，栅极介电层200的突出边缘220的上表面220a高于平坦上表面210。在一实施例中，突出边缘220的上表面220a和平坦上表面210相隔的高度差h1例如是500～600埃。如上所述，随着栅极介电层200的平均厚度的增加或减少，高度差h1的范围可介于100埃与1000埃之间。
在一实施例中，栅极介电层200的突出边缘220的宽度w1例如是0.12～0.15微米。如上所述，随着栅极介电层200的厚度的增加或减少，宽度w1可增加或减少。
如图1所示，半导体元件10还可包括一浅沟绝缘结构600，浅沟绝缘结构600例如环绕栅极400和漏极300及源极300以使半导体元件10与其他元件电绝缘。如图1所示，漏极及源极300可从浅沟绝缘结构600延伸而停止于栅极介电层200的侧边200s。事实上，半导体元件10的制造过程中有许多的热制作工艺如沉积制作工艺、热回火制作工艺，此些热制作工艺可能会使源极及漏极300中的掺质扩散而扩大源极300及漏极300的范围。较佳地，经扩散后的源极300及漏极300的范围在沿着实质上平行于基底100的方向上不会和栅极400交叠。
在一实施例中，栅极400的侧面400s和栅极介电层200的侧边200s相隔一实质距离d1，此实质距离d1可以是1～3微米。也就是说，栅极400的侧面400s和漏极及源极300以此实质距离d1相隔开来。
在半导体元件的制作工艺中，未被栅极400覆盖的栅极介电层200的外侧部分(平坦上表面210及突出边缘220所对应的部分)会比被栅极400覆盖的栅极介电层200的中间部分经历更多次的湿式清洗步骤，因而未被栅极400覆盖的栅极介电层200的部分会损失部分表面高度。取决于所经历的湿式清洗步骤的次数，损失的表面高度例如大约是数十埃，例如50埃。也就是说，未被栅极400覆盖的栅极介电层200的部分的平坦上表面210及突出边缘220会受到较多次的湿式清洗而导致较多耗损，而被栅极400覆盖的栅极介电层200的中间部分的上表面230(也就是栅极400和栅极介电层200的界面)的耗损较少。因此，栅极介电层200的突出边缘220的上表面220a会大致上高于受到栅极400覆盖的栅极介电层200的上表面230，并且上表面220a和上表面230都高于未受栅极400覆盖的平坦上表面210。
根据本发明内容的实施例，半导体元件10中，栅极400两侧的漏极300及源极300取决于外加电压，被施加外加电压的是源极，而电流流出的是漏极。栅极400和漏极以实质距离d1相隔开来，当栅极400和漏极之间的距离增大，则可以降低施加高电压而产生于栅极400和漏极之间区域的电场，减少漏电流的发生，改善负栅极偏压时发生于栅极400与漏极相邻的区域的穿隧电流(gate-induceddrainleakagecurrent；gidl)的效应，而进一步改善高压区的击穿电压。源极300与漏极300可以对称方式配置于栅极400的两侧，即源极300与栅极400之间的距离实质上等于漏极300与栅极400之间的距离。
图1a绘示本发明内容的另一实施例的半导体元件的示意图。本实施例中，如图1a所示，两个源极与漏极300可以不对称方式配置于栅极400的两侧，也就是源极300与漏极300其中一者与栅极400之间的距离d1-1实质上小于源极300与漏极300其中另一者与栅极400之间的距离d1-2。举例而言，一实施例中，源极300与栅极400之间的距离实质上小于漏极300与栅极400之间的距离。
为了改善gidl效应，现有的做法通常将硅化物阻挡层(silicideblock；sab)形成于基底上栅极和漏极之间，除了可以用以定义形成硅化物层的位置，也可根据硅化物阻挡层进行离子注入制作工艺以形成漏极，而可以经由硅化物阻挡层而将栅极与漏极区域相隔开来。然而，制作硅化物阻挡层所采用的光掩模具有相对较低的准确度，且根据布局规则硅化物阻挡层与其周边的元件之间均需维持一适当距离，例如在某一技术节点的布局设计中硅化物阻挡层本身的最小尺寸至少为0.2微米、硅化物阻挡层和漏极接触点的距离至少为0.18微米，此些距离使得额外设置硅化物阻挡层会导致元件的整体尺寸增大。再者，基于制作工艺限制，为了避免离子注入的失准，因此预定进行离子注入的区域必须和硅化物阻挡层所覆盖的区域重叠(重叠的区域至少涵盖0.005微米)，如此便会减少栅极到漏极区域之间的距离，而不利于gidl效应的改善。
相对而言，根据本发明内容的实施例，栅极介电层200的结构水平延伸超过栅极400而具有突出边缘220，且栅极400与栅极介电层200的突出边缘220在水平方向上彼此不交叠，因而可以不需要设置硅化物阻挡层，利用栅极400的侧面400s和栅极介电层200的突出边缘220的侧边200s之间的距离d1便可以达到改善gidl效应的效果。更进一步而言，栅极介电层200的侧边200s还可以用来进行自对准的离子注入制作工艺，以定义漏极及源极300的位置与范围，不仅不需要额外的光掩模制作工艺，少了前述因为设置硅化物阻挡层而产生的与周边元件的最小距离及制作工艺限制，本发明内容的实施例的半导体元件进一步可以维持相对较小的元件尺寸。除此之外，由于栅极400与栅极介电层200的突出边缘220在水平方向上彼此不交叠，因此可避免因突出边缘220在垂直方向上的突出而造成的不平坦问题，进而增进半导体元件10与其他低压元件(如耐压为5v以下的元件)的制作工艺整合。
如图1所示，半导体元件10还可包括漏极轻掺杂区700及源极轻掺杂区700，漏极轻掺杂区700及源极轻掺杂区700设置于基底100中，漏极300及源极300以及部分栅极介电层200位于漏极轻掺杂区700及源极轻掺杂区700上方。
如图1所示，半导体元件10还可包括一轻掺杂区710以及一重掺杂区720，轻掺杂区710形成于基底100中，重掺杂区720形成于轻掺杂区710中。实施例中，漏极轻掺杂区700及源极轻掺杂区700和轻掺杂区710具有相反的掺杂类型，漏极300及源极300和重掺杂区720具有相反的掺杂类型。举例而言，漏极300及源极300例如是n型重掺杂区，漏极轻掺杂区700及源极轻掺杂区700例如是n型掺杂区，重掺杂区720例如是p型重掺杂区，轻掺杂区710例如是p型掺杂区，而基底100例如是p型阱，上述掺杂区均位于此p型阱中。
如图1所示，基底100还可包括一硅化物层(salicidelayer)500，硅化物层500设置于漏极及源极300上，使源极及漏极300和后续形成的内连线如接触插塞之间形成欧姆接触。硅化物层500更可形成于重掺杂区720上。
如图1所示，半导体元件10还可包括至少一间隙壁800，间隙壁800设置于栅极400的侧面400s，间隙壁800的厚度为数百埃，例如是250～300埃。若有制作工艺上的需要或配合位于相同基底100上的低压元件的制作工艺，可形成多个间隙壁。
图2绘示本发明内容的又一实施例的半导体元件的示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
本实施例的半导体元件20与前述实施例的半导体元件10的差异主要在于栅极400的细部结构。如图2所示，栅极400可包括选择性的阻障层410、功函数金属层(workfunctionmetal)420以及低电阻率填充金属(lowresistivityfillingmetal)430，低电阻率填充金属430设置于选择性的阻障层410与功函数金属层420上。功函数金属层420的材料选择可根据半导体元件20的导电性如n型或p型而有所不同。为了避免低电阻率填充金属430中的成分扩散至功函数金属层420中影响半导体元件20的功函数，可将另一选择性的阻障层设置于功函数金属层420与低电阻率填充金属430上。
在一实施例中，半导体元件20还可包括一层间介电层930，栅极400形成于层间介电层930中，且栅极400的顶表面实质上和层间介电层930的顶表面齐平。
在一实施例中，p型功函数金属层的材料例如可以是氮化钛(tin)、氮化钽(tan)、碳化钛(tic)、碳化钽(tac)、碳化钨(wc)、氮化铝钛(tialn)或上述的任意组合，n型功函数金属层的材料例如可以是铝化钛(tial)、铝化锆(zral)、铝化钨(wal)、铝化钽(taal)、铝化铪(hfal)或上述的任意组合。
在一实施例中，低电阻率填充金属430的材料例如可以是钨、铝、铝化钽、氧化铝钛(tialo)或上述的任意组合。在一实施例中，选择性的阻障层410的材料例如可以是氮化钛、氮化钽、钛/氮化钛、钽/氮化钽或上述的任意组合。
以下就实施例作进一步说明。以下列出数个比较例及实施例的内容及其电性量测结果，以说明本发明内容的实施例的半导体元件的特性。然而以下的实施例仅为例示说明之用，而不应被解释为本发明内容实施的限制。
表1中，实施例1为本发明内容的半导体元件20，比较例2为具有如前述的硅化物阻挡层的高压双扩散漏极金属氧化物半导体元件，比较例1为传统仅以间隙壁的厚度将漏极区与栅极相隔开来的高压双扩散漏极半导体元件。表1中，vt表示阈值电压，idsat表示漏极电流，ioff表示漏电流(offcurrent)，isub表示体电流(bulkcurrent)，bvd表示击穿电压。
表1
由表1可看出，比较例1的半导体元件的漏电流高达204.461pa/μm、且击穿电压仅16.7v，可明显看出由于比较例1的半导体元件中的栅极与漏极距离太近，导致栅极与漏极相邻的区域产生gidl效应，因而造成其击穿电压甚至不到20v。相对而言，从比较例2和实施例的电性数据可看出，此两者的漏电流均相当低、且击穿电压均可到达33v以上，因此可明显看出本发明内容的实施例的半导体元件通过栅极介电层的设计便可以达到具有与比较例2(具有硅化物阻挡层的高压双扩散漏极金属氧化物半导体元件)同样良好的电性特性，均可以达到降低gidl效应且提高击穿电压的效果，同时本发明内容的实施例的半导体元件更具有尺寸较小的优点。
图3a～图3e绘示依照本发明的一实施例的一种半导体元件的制造方法示意图，图4a～图4b绘示依照一比较例的一种半导体元件的制造方法简化示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
请参照图3a，提供一基底100。实施例中，基底100例如是硅基板。然后，可对基底100进行离子注入制作工艺以形成一p型阱于基底100中。
如图3a所示，接着形成浅沟绝缘结构600，浅沟绝缘结构600环绕预定形成栅极和漏极及源极的区域，预定形成的漏极及源极从浅沟绝缘结构600延伸而停止于预定形成的栅极氧化层的侧边。
如图3a所示，接着可进行离子注入制作工艺以形成漏极轻掺杂区700及源极轻掺杂区700于基底100中，并进行离子注入制作工艺以形成轻掺杂区710于基底100中，漏极轻掺杂区700及源极轻掺杂区700和轻掺杂区710具有相反的掺杂类型，且此两轻掺杂区700、710通过浅沟绝缘结构600隔离开。预定形成的漏极及源极以及部分预定形成的栅极介电层会形成于漏极轻掺杂区及源极轻掺杂区700之上。在一实施例中，漏极及源极轻掺杂区700和轻掺杂区710均形成于基底100的p型阱中。
请参照图3b，可形成硬掩模层920于基底100上，或者也可选择性地形成盖氧化层(capoxide)910于基底100上后再形成硬掩模层920于盖氧化层910上。实施例中，硬掩模层920例如是氮化硅层，盖氧化层910例如是氧化硅层。
接着，如图3b所示，可图案化硬掩模层920和盖氧化层910，接着根据图案化的硬掩模层920和盖氧化层910对基底100进行蚀刻制作工艺，如干蚀刻制作工艺，以形成凹槽100r于基底100中。根据所用的蚀刻制作工艺及所用的蚀刻化学品，凹槽100r可具有如图3b中所示的较垂直的侧壁、或具有较倾斜(tapered，图未示)的侧壁。凹槽100r的形状会影响到后续形成的栅极介电层200的形状。
接着，请参照图3c，移除盖氧化层910和硬掩模层920，以及形成栅极介电层200于凹槽100r中。栅极介电层200可利用热氧化被凹槽100r所裸露的基底100所形成，或以其他方式形成。形成后的栅极介电层200具有一平坦上表面210及一突出边缘220，突出边缘220沿着实质上垂直于基底100的方向突出于平坦上表面210。
如图3c所示，栅极介电层200填于凹槽100r中，栅极介电层200的平均厚度大约为1000埃，此平均厚度与凹槽100r的深度大约相同。换言之，栅极介电层200几乎埋置于基底100的表面之下的凹槽100r中。
在传统的制作工艺方法中，如图4a所示，通常将高压区hv的具有较大厚度的栅极介电层4201以及逻辑区lv的具有较小厚度的栅极介电层4202均设置于相同基底4100的表面上，则对此两个栅极介电层4201、4202上方的两个虚拟栅极层4401和4402进行平坦化制作工艺时，如图4b所示，会研磨移除较多厚的栅极介电层4201上方的虚拟栅极层4401，使得研磨后的高压区hv的厚的栅极介电层4201上方的虚拟栅极层4401的高度减低过多，导致后续形成的高压区hv的厚的栅极介电层4201上方的栅极高度不足。相对而言，根据本发明内容的实施例，栅极介电层200可以作为高压区的具有较大厚度的栅极介电层，而栅极介电层200几乎埋置于基底100的表面之下的凹槽100r中，如此一来，即使在后续的制作工艺中，需要同时对栅极介电层200上方的虚拟栅极层以及基底100上其他元件的栅极材料(例如是逻辑区的半导体元件的虚拟栅极层)进行平坦化制作工艺，也不会损伤栅极介电层200上方的预定的虚拟栅极层的高度，使得后续所形成的高压区的半导体元件的栅极仍能具有预定的足够高度。
接着，请参照图2、图3d～图3e，形成栅极400于栅极介电层200上，且栅极400与栅极介电层200的突出边缘220沿着实质上平行于基底100的方向彼此不交叠。实施例中，栅极400例如是采用替换金属栅极制作工艺(replacementmetalgateprocess)制作而成，其制造方法可包括以下步骤。
如图3d所示，形成图案化的一虚拟栅极层(dummygatelayer)450及一选择性的介电盖层(未显示)于栅极介电层200上。虚拟介电层450的材料例如是多晶硅、非晶硅、单晶硅、或其他材料。
如图3d所示，利用栅极介电层200进行自对准的离子注入制作工艺，于邻接栅极介电层200的侧边200s的基底100的区域内形成漏极300及源极300。如图3d所示，形成的漏极300及源极300从浅沟绝缘结构600延伸而停止于栅极介电层200的侧边200s。由于栅极介电层200具有足够的厚度，离子注入制作工艺可以利用此栅极介电层200直接进行自对准(self-align)，所以注入的范围不会延伸到邻近虚拟栅极层450处，但经热活化后的掺质可能会稍微扩散至栅极介电层200的边缘下方。
如图3d所示，更形成间隙壁800于栅极400的侧面400s，形成的间隙壁800的厚度为250～300埃。间隙壁800与漏极及源极300的形成顺序可互换，意即可先形成间隙壁800再形成漏极及源极300。
如图3d所示，更形成硅化物层500于漏极及源极300上。硅化物层500更可形成于重掺杂区720上。根据本发明内容的实施例，由于硅化物层500仅会在含硅的基底100的表面形成，并不会形成于氧化物上，因此栅极介电层200的设计实际上也可以达到毋需硅化物阻挡层就能形成硅化物层500于预定区域的效果。
如图3d所示，更形成层间介电层930于栅极介电层200、虚拟栅极层450、硅化物层500、浅沟绝缘结构600及间隙壁800上，接着进行平坦化制作工艺移除部分层间介电层930，使得留下的层间介电层930的顶表面和虚拟栅极层450的顶表面实质上齐平。
请参照图3e，移除虚拟栅极层450以形成一栅极沟槽(gatetrench)400t。
最后，请参照图2，填入至少一种或多种栅极材料于栅极沟槽400t中以形成栅极400。举例而言，可以依序形成选择性的阻障层410和功函数金属层420，然后可以选择性地形成另一个阻障层于功函数金属层420上，接着填入低电阻率填充金属430，最后进行平坦化制作工艺移除突出栅极沟槽400t的部分选择性的阻障层410、功函数金属层420和低电阻率填充金属430(以及额外的阻障层，若有的话)，至此则形成于图2所示的半导体元件20。
综上所述，根据本发明内容的实施例，半导体元件的栅极介电层200的设计不仅可以达到改善gidl效应且提高击穿电压的效果，还可以用来进行自对准的离子注入制作工艺，以定义漏极300及源极300的位置与范围，进而可以使得半导体元件具有相对较小的元件尺寸。
综上所述，虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明。本发明所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。