本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。
背景技术：
半导体器件中，晶体管是一种重要的基本器件。晶体管的基本结构包括三个主要区域：源极(source)、漏极(drain)以及栅极(gate)。其中源极和漏极是通过高掺杂形成。根据器件类型不同，可以分为n型掺杂(nmos)和p型掺杂(pmos)。
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元器件数量也越来越多，元器件的尺寸也随之减小。随着mos器件尺寸的减小，mos器件的沟道随之缩短。由于沟道缩短，mos器件的缓变沟道近似不再成立，而凸显出各种不利的物理效应(特别是短沟道效应)，这使得器件性能和可靠性发生退化，限制了器件尺寸的进一步缩小。目前，通常使用超浅结(ultrashallowjunction)结构以改善器件的短沟道效应。
超浅结结构就是在重掺杂的源极和漏极之间沟道区的两端，设置轻掺杂(lightlydopeddrain,ldd)的区域，使漏区的轻掺杂区域(即轻掺杂漏区)承受部分电压，以控制晶体管的短沟道效应，改善器件性能。
但是通过这种方法形成的晶体管依旧存在结漏电的问题，影响所形成器件的性能。
技术实现要素：
本发明解决的问题是提供一种半导体结构的形成方法，以抑制超浅结器件漏电流，提高所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
形成基底；在基底上形成栅极结构；对所述栅极结构两侧的基底进行轻掺杂漏注入，在所述基底内形成注入区；在栅极结构两侧的基底内形成开口；对所述开口的底部和侧壁进行预烘处理；向所述开口内填充半导体材料，形成掺杂层；对所述注入区和掺杂层进行离子激活退火处理。
可选的，所述预烘处理的步骤包括：在氢气的气氛中进行所述预烘处理。
可选的，对所述开口的底部和侧壁进行预烘处理的步骤中，预烘处理的温度在750℃到850℃范围内。
可选的，对所述开口的底部和侧壁进行预烘处理的步骤中，所述预烘处理的时间在20分钟到60分钟范围内。
可选的，形成基底的步骤中，所述基底包括用于形成n型输入输出器件的第一外围区以及用于形成p型输入输出器件的第二外围区；形成栅极结构的步骤包括：形成位于第一外围区基底上的第一外围栅极结构和位于第二外围区基底上的第二外围栅极结构；轻掺杂漏注入的步骤中，对所述第一外围栅极结构两侧的基底进行第一轻掺杂漏注入，在所述第一外围区的基底内形成第一外围注入区，所述第一外围注入区内具有第一外围注入离子；形成开口的步骤中，在第一外围栅极结构两侧的所述第一外围注入区内形成第一开口；所述预烘处理的步骤中，对所述第一开口的底部和侧壁进行第一外围区预烘处理；形成掺杂层的步骤中，向所述第一开口内填充第一半导体材料，形成第一掺杂层；对所述注入区进行离子激活退火处理的步骤中，对所述第一外围注入区进行离子激活退火处理，以激活所述第一外围注入区中的第一外围注入离子；形成第一掺杂层之后，对所述注入区进行离子激活退火处理之前，所述形成方法还包括：在所述第二外围栅极结构两侧的基底内形成第二开口；对所述第二开口的底部和侧壁进行第二外围区预烘处理；向所述第二开口内填充第二半导体材料，形成第二掺杂层。
可选的，向形成第一掺杂层之后，在形成第二开口之前，所述形成方法还包括：对所述第一外围栅极结构两侧的基底进行深注入，在所述第一外围区的基底内形成深注入区，所述深注入区内具有深注入离子，所述深注入离子与所述第一外围注入离子类型相同；对所述第一外围注入区进行离子激活退火处理的过程中，对所述深注入区进行离子激活退火处理，以激活所述深注入区内的深注入离子。
可选的，形成基底的步骤中，所述基底还包括用于形成核心器件的核心区；形成栅极结构的步骤还包括：形成位于所述核心区基底上的核心栅极结构；在形成栅极结构之后，形成第一外围注入区之前，所述形成方法还包括：对位于所述核心栅极结构两侧的基底进行核心区轻掺杂漏注入，在核心区的基底内形成核心注入区，所述核心注入区内具有核心注入离子；对所述核心注入区进行离子激活退火处理，以激活所述核心注入区内的核心注入离子。
可选的，形成栅极结构之后，对所述核心注入区进行离子激活退火处理之前，所述形成方法还包括：对所述第二外围栅极结构两侧的基底进行第二轻掺杂漏注入，在所述第二外围区的基底内形成第二外围注入区，所述第二外围注入区内具有第二外围注入离子；对所述核心注入区进行离子激活退火处理的过程中，对所述第二外围注入区进行离子激活退火处理，以激活所述第二外围区中的第二外围注入离子。
可选的，对所述核心注入区进行离子激活退火处理之后，形成第一开口之前，所述形成方法还包括：对所述第二外围栅极结构两侧的基底进行第二轻掺杂漏注入，在所述第二外围区的基底内形成第二外围注入区，所述第二外围注入区内具有第二外围注入离子；所述第一外围区预烘处理的步骤还包括：在第一外围区预烘处理的过程中，使所述第二外围注入离子扩散；形成第二开口的步骤中，在所述第二栅极结构两侧的所述第二外围注入区内形成第二开口；所述第二外围区预烘处理的步骤还包括：在第二外围区预烘处理的过程中，使所述第二外围注入离子扩散；对所述第一外围注入区进行离子激活退火处理的过程中，对所述第二外围注入区进行离子激活退火处理，以激活所述第二外围区中的第二外围注入离子。
可选的，形成第二掺杂层之后，对所述注入区进行离子激活退火处理之前，所述形成方法还包括：对所述第一外围栅极结构两侧的基底进行第一重掺杂注入，在所述第一外围区的基底内形成第一重注入区，所述第一重注入区内具有第一重注入离子，所述第一重注入离子与所述第一外围注入离子类型相同；对所述第二外围栅极结构两侧的基底进行第二重掺杂注入，在所述第二外围区的基底内形成第二重注入区，所述第二重注入区内具有第二重注入离子，所述第二重注入离子对所述第二外围注入离子类型相同；对所述第一外围注入区进行离子激活退火处理的过程中，对所述第一重注入区和所述第二重注入区进行离子激活退火处理，以激活所述第一重注入离子和所述第二重注入离子。
可选的，进行离子激活退火处理的步骤中，退火温度在950℃到1100℃范围内。
可选的，进行离子激活退火处理的步骤中，退火时间在0s到10s范围内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过在进行轻掺杂漏注入之后，在栅极结构两侧的基底内形成开口，并对所述开口的侧壁进行预烘处理；在预烘处理过程中，使所述注入离子扩散；在形成掺杂层之后，进行激活退火，从而激活所述注入区内的注入离子。本发明技术方案利用形成掺杂层之前的预烘处理，在离子激活之前使所述注入离子发生扩散，从而能够在不增加加热工艺的前提下，提高所述注入离子分布的均匀性，减小所述注入离子分布的梯度，有助于维持轻掺杂漏注入所形成的浅结，有利于抑制漏电流，提高所形成半导体结构的性能。
本发明可选方案中，所述基底包括用于形成第一类型输入输出器件的第一外围区以及用于形成第二类型输入输出器件的第二外围区；在所述第一掺杂层和所述第二掺杂层形成之后，对所述第一外围注入区进行离子激活退火处理，以激活所述第一外围注入区中的第一外围注入离子。形成第一掺杂层之前，需要对所述第一开口进行第一外围区预烘处理；形成第二掺杂层之前，需要对所述第二开口进行第二外围区预烘处理；第一预烘处理以及所述第二外围区预烘处理均能够使所述第一外围注入离子扩散。因此本发明可选方案能够在不增加加热工艺的前提下，提高第一外围注入离子分布的均匀性，有助于维持浅结，有利于抑制漏电流，提高所形成半导体结构的性能。
附图说明
图1至图11是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图；
图12至图15是本发明半导体结构形成方法另一实施例中各个步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中的半导体结构存在漏电流的问题。现结合半导体结构形成过程分析其漏电流问题的原因：
半导体器件按照功能分主要分为核心(core)器件和输入输出(inputandoutput，io)器件。为了减小半导体器件的尺寸，提高半导体器件的集成度，核心器件的尺寸小于输入输出器件的尺寸。所以，核心器件的短沟道效应比输入输出器件更严重。
在形成晶体管的源区或漏区时，都要经过两次注入——依次称之为轻掺杂漏(lightdopeddrain,ldd)注入的浅注入，随后是中等或高剂量的源/漏注入。其中轻掺杂漏注入使用大质量的掺杂材料使硅片上表面成为非晶态。大质量材料和表面非晶态的结合有助于维持浅结，浅结还有助于减小沟道漏电流。
所以，半导体结构形成工艺会严格控制加热工艺进行的次数，以避免核心器件中的掺杂离子过度扩散，从而抑制核心器件的短沟道效应。但是由于形成过程中加热工艺较少，所以输入输出器件中掺杂离子分布不均匀，浓度梯度较大，从而影响了核心器件中所形成浅结的性能，影响了所形成半导体结构的性能。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
形成基底；在基底上形成栅极结构；对所述栅极结构两侧的基底进行轻掺杂漏注入，在所述基底内形成注入区，所述注入区内具有注入离子；在栅极结构两侧的基底内形成开口；对所述开口的底部和侧壁进行预烘处理；在预烘处理的过程中，使所述注入离子扩散；向所述开口内填充半导体材料，形成掺杂层；对所述注入区进行离子激活退火处理，以激活所述注入区内的注入离子。
本发明通过在进行轻掺杂漏注入之后，在栅极结构两侧的基底内形成开口，并对所述开口的侧壁进行预烘处理；在预烘处理过程中，使所述注入离子扩散；在形成掺杂层之后，进行激活退火，从而激活所述注入区内的注入离子。本发明技术方案利用形成掺杂层之前的预烘处理，使所述注入离子发生扩散，从而能够在不增加加热工艺的前提下，提高所述注入离子分布的均匀性，减小所述注入离子分布的梯度，有助于维持轻掺杂漏注入所形成的浅结，有利于抑制漏电流，提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1至图11，示出了本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
参考图1，形成基底(图中未标示)。
所述基底用于为后续半导体工艺提供工艺基础。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100以及位于所述衬底100上分立的鳍部(图中未标示)。
所述衬底100用于为半导体工艺提供操作平台，所述鳍部用于形成鳍式场效应晶体管。
本实施例中，形成所述基底的步骤包括：提供初始衬底，在所述初始衬底上形成图形化的鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩模，刻蚀所述初始衬底，以形成所述衬底100以及位于所述衬底100上分立的鳍部，刻蚀后的初始衬底作为所述衬底100，位于所述衬底100上的凸起作为鳍部。
所述初始衬底用于形成衬底100和刻蚀形成鳍部。本实施例中，所述初始衬底的材料为单晶硅。所以所述衬底100和所述鳍部的材料也为单晶硅。
在本发明其他实施例中，所述初始衬底的材料还可以选自锗、砷化镓或硅锗化合物；所述初始衬底还可以是其他半导体材料。此外，所述初始衬底还可以选自具有外延层或外延层上硅结构。所述初始衬底包括衬底以及通过选择性外延形成于所述衬底表面的半导体层。所述衬底可以选择适于工艺需求或易于集成的衬底；所述半导体层的材料可以选择适于形成鳍部的材料。由于所述半导体层的厚度能够通过外延工艺进行控制，因此采用包括衬底和半导体层的初始衬底形成所述衬底和鳍部的做法，有利于精确控制形成鳍部的高度。
所述鳍部掩膜层用于定义所述鳍部的尺寸和位置。本实施例中，所述鳍部掩膜层为硬掩膜层。具体的，形成所述鳍部掩膜层的步骤包括：在所述初始衬底上形成鳍部掩模材料层；在所述鳍部掩模材料层表面形成第一图形化层，以所述第一图形化层为掩模，刻蚀所述鳍部掩模材料层至露出所述初始衬底的表面停止，形成所述鳍部掩膜层。
本发明其他实施例中，所述鳍部掩膜层也可以为图形化的光刻胶层，通过涂布工艺以及光刻工艺形成。或者，所述鳍部掩模层还可以为多重图形化掩膜工艺形成的掩膜层。其中，所述多重图形化掩膜工艺包括：自对准双重图形化(self-aligneddoublepatterned，sadp)工艺、自对准三重图形化(self-alignedtriplepatterned)工艺、或自对准四重图形化(self-aligneddoubledoublepatterned，saddp)工艺。
此外，所述基底还包括位于相邻鳍部之间衬底100上的隔离层120，所述隔离层120的顶部表面低于所述鳍部的顶部表面，以露出所述鳍部顶部表面和侧壁的部分表面。所以形成所述衬底100以及所述鳍部之后，所述形成方法还包括：在相邻鳍部之间的衬底100上形成所述隔离层120。
所述隔离层120用于实现相邻鳍部之间以及所述半导体结构与衬底100上其他半导体结构之间的电隔离。
本实施例中，所述隔离层120的材料为氧化硅。本发明其他实施例中，所述隔离层120的材料还可以为氮化硅或氮氧化硅。具体的，形成所述隔离层120的步骤包括：在相邻鳍部之间的衬底100上形成隔离材料层，所述隔离材料层的顶部表面高于所述鳍部掩膜层的顶部表面；对所述隔离材料层进行平坦化处理，使剩余所述隔离材料层的顶部表面与所述鳍部掩膜层的顶部表面齐平；回刻所述隔离材料层，以形成隔离层120，使所形成隔离层120的顶部表面低于所述鳍部的顶部表面，露出所述鳍部侧壁的部分表面。
需要说明的是，本实施例中，在形成所述隔离层120之后，通过湿法刻蚀工艺去除所述鳍部掩膜层，以露出所述鳍部的顶部表面。具体的，由于所述鳍部掩膜层的材料为氮化硅，所以所述湿法刻蚀工艺过程中所采用的刻蚀溶液为磷酸溶液。
本实施例中，所述基底包括用于形成第一类型输入输出器件的第一外围区100n以及用于形成第二类型输入输出器件的第二外围区100p。所以位于所述第一外围区100n衬底100上的鳍部为第一外围鳍部110n，位于所述第二外围区100p衬底100上的鳍部为第二外围鳍部110p。具体的，所述第一类型输入输出器件为n型输入输出器件，所述第二类型输入输出器件为p型输入输出器件。
此外，所述基底还包括用于形成核心器件的核心区100c，所以位于所述核心区100c衬底100上的鳍部为核心鳍部110c。
继续参考图1，在所述基底上形成栅极结构(图中未标示)。
所述栅极结构用于作为所形成晶体管的栅极，还用于在后续晶体管源区或漏区形成过程中遮挡部分鳍部，避免所形成晶体管源区或漏区直接接触。所述栅极结构包括位于所述基底上的栅介质层、位于所述栅介质层上的栅电极以及位于所述栅介质层和栅电极侧壁的栅极侧墙。
本发明其他实施例中，所述栅极结构还可以是伪栅结构，用于为后续所形成栅极结构占据空间位置。所述伪栅结构包括位于所述基底上的伪氧化层、位于所述伪氧化层上的伪栅以及位于所述伪氧化层和伪栅侧壁的栅极侧墙。
具体的，所述栅介质层可以为高k介质层，可以为栅氧层；所述栅电极的材料可以为多晶硅或金属；所述栅极侧墙为氮化硅材料的单层结构。本发明其他实施例中，所述栅极侧墙的材料还可以为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅，此外所述栅极侧墙也可以是叠层结构。
本实施例中，形成所述栅极结构的步骤包括：在所述基底上栅介质材料层以及位于所述栅介质材料层上的栅电极材料层；在所述栅电极材料层上形成栅极掩膜层；以所述栅极掩膜层为掩模，刻蚀所述栅电极材料层和所述栅介质材料层至露出所述基底表面停止，形成所述栅介质层和所述栅电极；在所述基底表面以及所述栅电极所述栅介质层侧壁和栅极掩膜层侧壁和顶部表面形成侧墙材料层，通过各向异性干法刻蚀的方式去除位于基底表面和栅极掩膜层顶部表面的侧墙材料层，形成所述栅极侧墙。
需要说明的是，本实施例中，所述半导体结构为鳍式场效应晶体管，所以形成所述栅极结构的步骤包括：形成位于所述鳍部上的栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部顶部和侧壁的部分表面。
此外，所述基底包括第一外围区100n和第二外围区100p。所以形成栅极结构的步骤包括：形成位于第一外围区100n基底上的第一外围栅极结构130n和位于第二外围区100p基底上的第二外围栅极结构130p。
具体的，形成栅极结构的步骤包括：形成位于所述第一外围鳍部110n上的第一外围栅极结构130n，所述第一外围栅极结构130n横跨所述第一外围鳍部110n且覆盖所述第一外围鳍部110n顶部和侧壁的部分表面；形成位于所述第二外围鳍部110p上的第二外围栅极结构130p，所述第二外围栅极结构130p横跨所述第二外围鳍部110p且覆盖所述第二外围鳍部110p顶部和侧壁的部分表面。
所述基底还包括核心区100c。所述形成栅极结构的步骤还包括：形成位于所述核心区100c基底上的核心栅极结构130c。具体的，形成位于核心鳍部110c上的核心栅极结构130c，所述核心栅极结构130c横跨所述核心鳍部110c且覆盖所述核心鳍部100c顶部和侧壁的部分表面。
需要说明的是，与输入输出器件相比，核心器件的尺寸更小，沟道长度更小，所以为了抑制核心器件晶体管中的短沟道效应，在形成栅极结构之后，对位于所述核心栅极结构130c两侧的基底进行核心区轻掺杂漏注入，在核心区100c的基底内形成核心注入区140c，所述核心注入区140c内具有核心注入离子。
所述核心注入区140c用于在核心器件内形成浅结以抑制核心器件的短沟道效应，并抑制核心器件的沟道漏电流效应。
本实施例中，向所述核心栅极结构130c两侧的所述核心鳍部110c进行核心区轻掺杂漏注入，向所述核心栅极结构130c两侧的所述核心鳍部110c内注入核心注入离子，在所述核心鳍部110c内形成核心注入区140c。
具体的，当所述核心器件为p型晶体管时，所述核心区轻掺杂漏注入的工艺参数为：注入的核心注入离子为p型离子，例如硼离子，注入能量在1kev到5kev范围内，注入剂量在1.0e14atom/cm2到1.0e15atom/cm2范围内；当所述核心器件为n型晶体管时，所述核心区轻掺杂漏注入的工艺参数为：注入的核心注入离子为n型离子，例如磷离子，注入能量在1kev到10kev范围内，注入剂量在1.0e14atom/cm2到1.0e15atom/cm2。
为了避免所述核心注入离子在后续加热工艺中发生扩散而引起短沟道效应，在进行核心区轻掺杂漏注入之后，对所述核心注入区140c进行离子激活退火处理，以激活所述核心注入区140c内的核心注入离子。
具体的，进行激活退火的步骤中，退火温度在950℃到1100℃范围内，退火时间在0s到10s范围内。短时间、高温度的离子激活退火处理能够使核心注入离子弛豫至晶格的位置，从而实现激活。由于被激活的核心注入离子已经位于晶格位置，因此后续加热工艺对核心注入离子的影响较小，引起核心注入离子扩散的可能性较低。
还需要说明的是，形成栅极结构之后，所述形成方法还包括：对所述第二外围栅极结构130p两侧的基底进行轻掺杂漏注入(所述轻掺杂漏注入为第二轻掺杂漏注入)，在所述第二外围区100p的基底内形成第二外围注入区140p，所述第二外围注入区140p内具有第二外围注入离子。
所述第二外围注入区140p用于在第二类型输入输出器件内形成浅结以抑制短沟道效应和沟道漏电流。
本实施例中，在形成所述核心注入区140c之后，向所述第二外围栅极结构130p两侧的所述第二外围鳍部110p进行轻掺杂漏注入(所述轻掺杂漏注入为第二轻掺杂漏注入)，向所述第二外围栅极结构130p两侧的所述第二外围鳍部110p注入第二外围注入离子，在所述第二外围鳍部110p内形成第二外围注入区140p。
具体的，所述第二轻掺杂漏注入的步骤中，工艺参数为：注入的第二外围注入离子为p型离子，例如硼离子；注入能量为3kev到20kev范围内；注入剂量为2.0e13atom/cm2到1.0e15atom/cm2。
此外，对所述核心注入区140c进行离子激活退火处理的过程中，对所述第二外围区100p进行激活退火，以激活所述第二外围区100p中的第二外围注入离子。这种做法，能够抑制所述第二外围注入离子在后续加热工艺中发生扩散而引起沟道变短的问题，有利于抑制所述第二类型输入输出器件中的短沟道效应。
需要说明的是，本实施例中，所述第二外围注入区140p在核心注入区140c形成之后形成。但是这种做法仅为一示例，在本发明其他实施例中，所述第二外围注入区也能在所述核心注入区140c形成之前形成。
参考图2，对所述栅极结构两侧的基底进行轻掺杂漏注入，在所述基底内形成注入区。
所述注入区用于形成浅结以抑制所形成半导体结构中的短沟道效应和沟道漏电流。其中，所述轻掺杂漏注入的步骤中，对所述第一外围栅极结构130n两侧的基底进行第一轻掺杂漏注入，在所述第一外围区100n的基底内形成第一外围注入区140n，所述第一外围注入区140n内具有第一外围注入离子。所以，所述第一外围注入区140n用于在第一类型输入输出器件内形成浅结以抑制短沟道效应和沟道漏电流。
本实施例中，向所述第一外围栅极结构130n两侧的所述第一外围鳍部110n进行轻掺杂漏注入(所述轻掺杂漏注入为第一轻掺杂漏注入)，向所述第一外围栅极结构130n两侧的所述第一外围鳍部110n注入第一外围注入离子，在所述第一外围鳍部110n内形成第一外围注入区140n。
具体的，所述第一轻掺杂漏注入的步骤中，工艺参数为：注入离子为磷离子或砷离子；注入能量为4kev到30kev范围内；注入剂量为2.0e13atom/cm2到1.0e15atom/cm2。
参考图3，在栅极结构两侧的基底内形成开口。
所述开口用于为后续掺杂层的形成提供工艺基础。本实施例中，形成开口的步骤中，在第一外围栅极结构130n两侧的基底内形成第一开口150n。具体的，在第一外围栅极结构130n两侧的第一外围鳍部110n内形成第一开口150n。
需要说明的是，所述第一区域100n的基底用于形成n型输入输出器件。所以所述第一开口150n为“u”形开口，可以通过掩膜干法刻蚀的方式在所述第一外围鳍部110n内形成。
参考图4，对所述开口的底部和侧壁进行预烘处理。
所述预烘处理用于去除所述开口底部和侧壁的杂质，为后续形成掺杂层提供清洁的工艺表面，从而提高所形成掺杂层的质量，以改善所形成半导体结构的性能。所述预烘处理的步骤中，对所述第一开口150n的底部和侧壁进行第一外围区100n预烘处理；在第一外围区100n预烘处理的过程中，使所述第一外围注入离子扩散。
具体的，所述预烘处理的步骤包括：在氢气的气氛中进行所述预烘处理，并且，所述预烘处理的温度在780℃到850℃范围内；预烘处理的时间20分钟到30分钟范围内。
此外，长时间、低温度的预烘处理能够使所述第一外围注入离子发生瞬态增强扩散效应(transientenhancementdiffusion,ted)，从而使所述第一外围注入离子发生扩散，从而降低所述第一外围注入离子的分布梯度，提高所述第一外围区100n注入离子的分布均匀性，有利于维持浅结，有利于提高对短沟道效应和沟道漏电流的抑制能力，有利于提高所形成半导体结构的性能。
参考图5，向所述开口内填充半导体材料，形成掺杂层。
所述掺杂层用于形成所形成半导体结构的源区或漏区。
形成掺杂层的步骤中，向所述第一开口150n内填充第一半导体材料，形成第一掺杂层160n。本实施例中，由于所述第一外围区100n用于形成n型输入输出器件，所以，所述第一半导体材料为碳硅材料，也就是说，所述第一掺杂层160n为碳硅材料的掺杂层。
具体的，通过外延生长的方式向所述第一开口150n内填充碳硅材料，并且在外延生长的同时进行原位掺杂，从而形成所述第一掺杂层160n。
需要说明的是，参考图6，本实施例中，在形成第一掺杂层160n之后，所述形成方法还包括：对所述第一外围栅极结构130n两侧基底进行深注入，在所述第一外围区100n的基底内形成深注入区170n，所述深注入区170n内具有深注入离子，所述深注入离子与所述第一外围注入离子类型相同。
所述深注入区170n用于在所述第一类型输入输出器件中形成浅结，以提高对短沟道效应和沟道漏电流的抑制作用。所以，在所述深注入的步骤中，工艺参数为：注入离子为磷离子；注入能量为5kev到80kev范围内；注入剂量为1.0e13atom/cm2到2.0e15atom/cm2范围内。
由于所述第一外围鳍部110n表面还形成有刻蚀停止层(图中未示出)，因此在形成第一掺杂层160n之后进行所述深注入，能够有效提高深注入效果，从而达到提高半导体结构的性能。而且在形成第一掺杂层160n之进行所述深注入，使去除所述刻蚀停止层的步骤之后，刻蚀所述第一外围鳍部110n以形成所述第一开口150n，有利于简化工艺步骤，提高工艺效率。
此外，本实施例中，所述基底还包括用于形成p型输入输出器件的第二外围区100p。所以在形成第一掺杂层160n之后，所述形成方法还包括：在所述第二外围栅极结构130p两侧的基底内形成第二掺杂区，下面结合附图图7至图9，详细说明第二掺杂区的形成方法。
参考图7，在所述第二外围栅极结构130p两侧的基底内形成第二开口150p。
所述第二开口150p用于为所述第二掺杂层的形成提供工艺基础。具体的，本实施例中，所述第二外围区100p的基底用于形成p型输入输出器件，所以所述第二开口150p的形状为“∑”，从而能够在所述p型输入输出器件的沟道区域内引入压应力，从而有利于提高沟道内载流子的迁移率，提高所形成半导体结构的性能。所述第二开口150p可以通过各向异性湿法刻蚀的方式形成。
参考图8，对所述第二开口150p的底部和侧壁进行第二外围区预烘处理。
所述第二外围区预烘处理用于去除所述第二开口150p底部和侧壁的杂质，为后续形成第二掺杂层提供清洁的工艺表面。所述第二外围区预烘处理的步骤包括：在氢气的气氛中进行所述第二外围区预烘处理，并且所述第二外围区预烘处理的温度在780℃到850℃范围内；时间20分钟到30分钟范围内。
由于所述第二外围区预烘处理也为长时间、低温度的预烘处理，因此所述第二外围区预烘处理也能够使所述第一外围注入离子发生扩散，从而降低所述第一外围注入离子的分布梯度，提高分布均匀性。
此外，由于形成第一掺杂层160n之后，形成第二开口150p之前，所述形成方法还包括：形成所述深注入区170n。所以所述第二外围区预烘处理过程中，所述深注入离子也能够发生瞬态增强扩散效应，因此所述第二外围区预烘处理还能够提高所述深注入离子的分布均匀性，有利于维持浅结，有利于抑制短沟道效应和沟道漏电流。
参考图9，向所述第二开口150p(如图8所示)内填充第二半导体材料，形成第二掺杂层160p。
由于所述第二外围区100p用于形成p型输入输出器件，所以所述第二半导体材料为锗硅材料，也就是说，所述第二掺杂层160p为锗硅材料的掺杂层。
具体的，通过外延生长的方式向所述第二开口150p内填充锗硅材料，并且在外延生长的同时进行原位掺杂，从而形成所述第二掺杂层160p。
此外，参考图10，为了降低所形成晶体管的导通电阻(rc)，在形成第二掺杂层160p之后，所述形成方法还包括：对所述第一外围栅极结构130n两侧的基底进行第一重掺杂注入180n，在所述第一外围区100n的基底内形成第一重注入区，所述第一重注入区内具有第一重注入离子，所述第一重注入离子与所述第一外围注入离子类型相同；对所述第二外围栅极结构130p两侧的基底进行第二重掺杂注入180p，在所述第二外围区100p的基底内形成第二重注入区，所述第二重注入区内具有第二重注入离子，所述第二重注入离子对所述第二外围注入离子类型相同。
所述第一重掺杂注入180n和所述第二重掺杂注入180p用于提高基底内的载流子浓度，从而降低所形成晶体管的导通电阻。
具体的，由于所述第一外围区100n用于形成n型输入输出器件，所以形成第一重注入区的步骤中，工艺参数为：注入离子为砷离子；注入能量为1kev到8kev范围内；注入剂量为1.0e15atom/cm2到4.0e15atom/cm2。
由于所述第二外围区100p用于形成p型输入输出器件，所以形成第二重注入区的步骤中，工艺参数为：注入离子为硼离子；注入能量为0.5kev到5kev范围内；注入剂量为1.0e15atom/cm2到4.0e15atom/cm2。
参考图11，对所述注入区和掺杂层进行离子激活退火处理。
所述离子激活退火处理用使注入离子弛豫至晶格的位置从而实现激活。
对所述注入区进行离子激活退火处理的步骤中，对所述第一外围注入区140n进行离子激活退火处理，以激活所述第一外围注入区140n中的第一外围注入离子。
具体的，进行激活退火的步骤中，所述激活退火的退火温度在950℃到1100℃范围内，退火时间在0s到10s范围内，从而使所述第一外围注入离子弛豫至晶格的位置实现激活。
需要说明的是，由于在形成第一掺杂层160n之后，形成第二掺杂层160p之前，所述形成方法还包括：形成所述深注入区170n。所以对所述第一外围注入区140n进行离子激活退火处理的过程中，对所述深注入区170n进行离子激活退火处理，以激活所述深注入区170n内的深注入离子。
此外，在形成第二掺杂层160p之后，所述形成方法还包括：形成第一重注入区的步骤和形成第二重注入区的步骤，所以对所述第一外围注入区140n进行离子激活退火处理的过程中，对所述第一重注入区和所述第二重注入区进行离子激活退火处理，以激活所述第一重注入离子和所述第二重注入离子。
参考图12至图15，示出了本发明半导体结构形成方法另一实施例中各个步骤对应的剖面结构示意图。
需要说明的是，本实施例与前述实施例相同之处本发明在此不再赘述，本实施例与前述实施例不同之处在于，所述第二外围注入区240p在对所述核心注入区240c进行离子激活退火处理之后形成。具体的，结合参考附图详细说明所述半导体结构的形成过程。
参考图12，对所述核心注入区240c进行离子激活退火处理之后，形成第一开口之前，所述形成方法还包括：对所述第二外围栅极结构230p两侧的基底进行第二轻掺杂漏注入，在所述第二外围区的基底内形成第二外围注入区240p，所述第二外围注入区240p内具有第二外围注入离子。
本实施例中，所述核心注入区240c进行激活退火之后，在形成第一外围注入区之前，向所述第二外围栅极结构230p两侧的所述第二外围鳍部210p进行轻掺杂漏注入(所述轻掺杂漏注入为第二轻掺杂漏注入)，向所述第二外围栅极结构230p两侧的所述第二外围鳍部210p注入第二外围注入离子，在所述第二外围鳍部210p内形成第二外围注入区240p。
参考图13，在形成第二外围注入区240p之后，形成第一外围注入区240n；之后在第一外围栅极结构230n两侧的基底内形成第一开口250n，并对第一开口250n的底部和侧壁进行第一外围区预烘处理。
由于所述第二外围注入离子未经过激活，也就是说，所述第二外围注入离子位于晶格的间隙中，而不是晶格的位置上。所以所述第一外围区预烘处理的步骤还包括：在第一外围区预烘处理的过程中，使所述第二外围注入离子扩散，从而降低所述第二外围注入离子的分布梯度，提高所述第二外围注入离子的分布均匀度，有助于维持浅结，提高对所述第二类型输入输出器件中短沟道效应和沟道漏电流的抑制。
具体的，所述第一外围区预烘处理的具体技术方案与前述实施例相同，本发明在此不再赘述。
参考图14，在对所述第一开口250n的底部和侧壁进行第一外围区预烘处理之后，在所述第一开口250n内形成第一掺杂层260n；之后，在所述第二外围栅极结构230p两侧的基底内形成第二开口250p，并对所述第二开口250p的底部和侧壁进行第二外围区预烘处理。
类似的，所述第二外围区预烘处理的步骤还包括：在第二外围区预烘处理的过程中，使所述第二外围注入离子扩散。所述第二外围区预烘处理也能够提高所述第二外围注入离子的分布均匀程度，从而提高所形成半导体结构的性能。
具体的，所述第二外围预烘处理的具体技术方案与前述实施例相同，本发明在此不再赘述。
参考图15，在第二外围区预烘处理之后，在所述第二开口250p(如图14所示)内形成第二掺杂层260p；之后进行形成第一重注入区的步骤和形成第二重注入区的步骤；之后，对所述第一外围注入区240n进行离子激活退火处理，以激活所述第一外围注入离子。
所以，对所述第一外围注入区240n进行离子激活退火处理的过程中，对所述第二外围注入区240p进行离子激活退火处理，以激活所述第二外围区中的第二外围注入离子。
对所述第一外围注入区240n进行离子激活退火处理步骤的具体技术方案与前述实施例相同，本发明在此不再赘述。
综上，本发明通过在进行轻掺杂漏注入之后，在栅极结构两侧的基底内形成开口，并对所述开口的侧壁进行预烘处理；在预烘处理过程中，使所述注入离子扩散；在形成掺杂层之后，进行激活退火，从而激活所述注入区内的注入离子。本发明技术方案利用形成掺杂层之前的预烘处理，使所述注入离子发生扩散，从而能够在不增加加热工艺的前提下，提高所述注入离子分布的均匀性，减小所述注入离子分布的梯度，有助于维持轻掺杂漏注入所形成的浅结，有利于抑制漏电流，提高所形成半导体结构的性能。此外，本发明可选方案中，所述基底包括用于形成第一类型输入输出器件的第一外围区以及用于形成第二类型输入输出器件的第二外围区；在所述第一掺杂层和所述第二掺杂层形成之后，对所述第一外围注入区进行离子激活退火处理，以激活所述第一外围注入区中的第一外围注入离子。形成第一掺杂层之前，需要对所述第一开口进行第一外围区预烘处理；形成第二掺杂层之前，需要对所述第二开口进行第二外围区预烘处理；第一预烘处理以及所述第二外围区预烘处理均能够使所述第一外围注入离子扩散。因此本发明可选方案能够在不增加加热工艺的前提下，提高第一外围注入离子分布的均匀性，有助于维持浅结，有利于抑制漏电流，提高所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。