半导体装置及半导体装置的制造方法与流程

本发明涉及半导体装置及半导体装置的制造方法。

背景技术：

在垂直型mosfet等半导体装置中，已知耐压与导通电阻之间的折衷关系。作为确保耐压并且进行低导通电阻化的技术，已知超结半导体元件(例如，参照专利文献1)。

作为相关的现有技术文献，有下述文献。

专利文献1：日本特开平9-266311号公报

专利文献2：日本特开2013-84899号公报

专利文献3：日本专利第4696335号公报

专利文献4：日本特开2010-114152号公报

通常，在超结半导体元件中，在形成超结结构之后形成源极区等mos结构。因此，由于形成mos结构时的热历程而会引起超结结构中的p型区和n型区的杂质扩散，难以形成良好的超结结构。在微细间距的超结半导体元件中，该课题变得更明显。

技术实现要素：

在本发明的第一方式中，提供一种半导体装置。半导体装置可以具备：半导体基板；第一导电型的漂移区，其形成于半导体基板的上表面侧；第二导电型的基极区，其形成于漂移区的上方；以及第一导电型的源极区，其形成于基极区的上方。半导体装置可以具备以从源极区的上端侧贯穿源极区和基极区的方式形成的2个以上的栅极沟槽。半导体装置还可以具备接触沟槽，其形成于2个栅极沟槽之间，贯穿源极区且其下端配置于基极区。半导体装置可以具备第二导电型的突出部，其在与接触沟槽的下端对置的区域，以向基极区的下端的下侧突出的方式形成。从源极区的上端起到突出部的下端为止的深度可以为3μm以上。在与深度方向垂直的横向上与突出部邻接的第一导电型的区域的载流子浓度nd和突出部的载流子浓度na满足下式：

【数学式1】

其中，wc为2个栅极沟槽的间隔，wt为接触沟槽的宽度。

从源极区的上端起到突出部的下端为止的深度可以为15μm以下。从接触沟槽的下端起到突出部的下端为止的深度可以为14.7μm以下。

半导体装置可以具备第二导电型的高浓度区，其以与接触沟槽的下端邻接的方式设置，且其杂质浓度比基极区的杂质浓度高。突出部在基极区的下端的宽度可以为接触沟槽的宽度的0.9倍以上且1.1倍以下。

半导体装置可以具备第一导电型区，其以与至少一个栅极沟槽的下端和突出部邻接的方式形成，且其杂质浓度比漂移区的杂质浓度高。半导体装置可以具备第一导电型的中间区域，其在第一导电型区与基极区之间以与栅极沟槽邻接的方式形成，且杂质浓度比第一导电型区的杂质浓度低。中间区域的杂质浓度可以与漂移区的杂质浓度相等。突出部的下端与第一导电型区的下端可以配置在相同的深度位置。

半导体装置可以具备形成于栅极沟槽的内壁的栅极绝缘膜和在栅极沟槽的内部被栅极绝缘膜包围的栅极导电部。栅极绝缘膜的形成于栅极沟槽的下端的部分可以比形成于栅极沟槽的侧壁的部分厚。

从源极区的上端观察，突出部的下端可以配置在比栅极沟槽的下端深的位置。各个栅极沟槽与突出部之间的距离可以为0.4μm以上。

半导体装置可以具备形成于源极区的上方的源电极。源电极也可以形成于接触沟槽的内部。半导体装置在接触沟槽的内壁与源电极之间可以具备势垒金属(barriermetal)。

在本发明的第二方式中，提供一种半导体装置的制造方法。制造方法可以包括在半导体基板的上表面侧形成第一导电型的漂移区、第二导电型的基极区、第一导电型的源极区以及贯穿源极区和基极区的2个以上的栅极沟槽的步骤。制造方法可以包括形成接触沟槽的步骤，所述接触沟槽在2个栅极沟槽之间贯穿源极区，且其下端配置于基极区。制造方法可以包括从接触沟槽的下端向基极区的下方进行杂质的注入，在与接触沟槽的下端对置的区域形成从基极区的下端向下侧突出的第二导电型的突出部的步骤。

可以在形成接触沟槽之前，在源极区的上方形成绝缘膜。可以形成贯穿绝缘膜的接触沟槽。

制造方法可以包括从栅极沟槽的下端向漂移区进行杂质的注入而形成第一导电型区的步骤，所述第一导电型区与栅极沟槽的下端和突出部邻接且杂质浓度比漂移区的杂质浓度高。

在形成突出部的步骤中，可以在不同的深度分别进行杂质的注入。从源极区的上端起到突出部的下端为止的深度可以为3μm以上。漂移区的载流子浓度nd和突出部的载流子浓度na可以满足下式。

【数学式1】

应予说明，上述的发明内容未列举本发明的所有特征。另外，这些特征群的子组合也另外能够成为发明。

附图说明

图1是表示本发明的第一实施例的半导体装置100的概要的截面图。

图2是说明突出部60的宽度和深度的图。

图3是表示半导体装置100的制造方法的一个例子的图。

图4a是表示本发明的第二实施例的半导体装置200的一个例子的截面图。

图4b是表示本发明的第二实施例的半导体装置200的另一例的截面图。

图5是表示半导体装置200的制造方法的一个例子的图。

图6是表示接触沟槽30的宽度w1与突出部60的宽度w2之间的关系的图。

图7是表示栅极绝缘膜42的结构的一个例子的图。

图8是表示形成于接触沟槽30的内壁的势垒金属72的一个例子的图。

图9是表示第一实施例的半导体装置100和第二实施例的半导体装置200的导通电阻的一个例子的图。

图10是表示第一实施例和第二实施例中的半导体装置的耐压的一个例子的图。

符号说明

10：半导体基板

12：漂移区

14：基极区

16：源极区

18：高浓度区

26：层间绝缘膜

30：接触沟槽

40：栅极沟槽部

42：栅极绝缘膜

44：栅极导电部

46：栅极沟槽

50：源电极

52：漏电极

60：突出部

62：邻接区域

63、64、70：注入区

66：第一导电型区

68：中间区域

72：势垒金属

100：半导体装置

200：半导体装置

具体实施方式

以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求的发明。另外，实施方式中说明的特征的所有组合未必为发明的解决方案所必须的。

(第一实施例)

图1是表示本发明的第一实施例的半导体装置100的概要的截面图。本例的半导体装置100是mosfet，具备：半导体基板10；形成于半导体基板10的上表面侧的漂移区12等半导体区域；形成于半导体区域的上表面侧的源电极50；以及形成于半导体基板10的下表面侧的漏电极52。

应予说明，在本说明书中，将与半导体基板10的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。“上”和“下”不限于重力方向。另外，使用“源极”、“漏极”的术语，但半导体装置100不限于mosfet。igbt等双极型晶体管中的“发射极”和“集电极”也可以包括在本说明书中的“源极”和“漏极”的术语的范围内。另外，在各实施例中，示出将第一导电型设为n型、将第二导电型设为p型的例子，但基板、层、区域等的导电型也可以分别为相反的极性。

半导体基板10是由硅或碳化硅、氮化镓等的化合物半导体等半导体形成的基板。本例的半导体基板10是n+型，作为漏极区发挥功能。在半导体基板10的下表面形成有漏电极52。漏电极52由铝和/或金、银等金属材料形成。

在半导体基板10的上表面侧形成有n-型的漂移区12、p型的基极区14和n+型的源极区16。半导体基板10的上表面侧可以是半导体基板10的上表面的上方，也可以是半导体基板10的内部中的上表面附近。

本例的漂移区12是在半导体基板10的上表面外延生长而得到的半导体层。在漂移区12的上方形成有基极区14。在基极区14的上方形成有源极区16。基极区14可以通过从漂移区12的上表面侧注入杂质而形成。源极区16可以通过从基极区14的上表面侧注入杂质而形成。

在另一例中，也可以从n+型的半导体基板10的上表面侧注入杂质而形成基极区14和源极区16。此时，半导体基板10作为漂移区12发挥功能。

图1所示的漂移区12、基极区14和源极区16按顺序相邻接地形成，但在另一例中，也可以在各区域之间形成其他区域。作为一个例子，在半导体装置100为igbt的情况下，在漂移区12和基极区14之间也可以形成有浓度比漂移区12的浓度高的n型的电荷累积区。

半导体装置100具备多个栅极沟槽部40。各栅极沟槽部40以从源极区16的上端侧起贯穿源极区16和基极区14的方式形成。本例的栅极沟槽部40的下端配置在漂移区12内。

栅极沟槽部40具有贯穿源极区16和基极区14的栅极沟槽、覆盖栅极沟槽的内壁的栅极绝缘膜42以及在栅极沟槽的内部被栅极绝缘膜42包围的栅极导电部44。栅极绝缘膜42在栅极沟槽的内壁形成氧化膜。氧化膜例如可以通过将栅极沟槽的内壁热氧化而形成，也可以通过利用cvd法进行沉积而形成。栅极导电部44例如由掺杂了杂质的多晶硅形成，被施加栅极电压。

栅极导电部44在半导体基板10的深度方向上至少形成在与基极区14对置的区域。通过对栅极导电部44施加栅极电压，在与栅极沟槽部40邻接的基极区14形成沟道。

栅极沟槽部40的上端被层间绝缘膜26覆盖。在层间绝缘膜26的上方形成有源电极50。源电极50例如由铝等金属材料形成。层间绝缘膜26例如由nsg(nondopedsilicateglass：非掺杂硅酸盐玻璃)、psg(phosphorussilicateglass：磷硅酸盐玻璃)或bpsg(boronphosphorussilicateglass：硼磷硅酸盐玻璃)形成。利用层间绝缘膜26使栅极导电部44与源电极50绝缘。

多个栅极沟槽部40沿着预定的排列方向排列。在图1中，将栅极沟槽部40的排列方向设为x轴方向，将半导体基板10的深度方向设为y轴方向。另外，将与x轴和y轴双方垂直的轴设为z轴。本说明书中，有时将x轴方向称为“横向”。图1中示出的各种构成可以在z轴方向延伸而形成。例如，多个栅极沟槽部40在z轴方向呈条带状地形成。栅极导电部44可以在z轴方向的任一位置与栅电极电连接。

半导体装置100具备形成在2个栅极沟槽部40之间的接触沟槽30。在本例的半导体装置100中，接触沟槽30和栅极沟槽部40在x轴方向上交替地配置。

各个接触沟槽30从层间绝缘膜26的上端起贯穿层间绝缘膜26和源极区16。接触沟槽30的下端配置于基极区14的内部。由此，源极区16和基极区14在接触沟槽30的侧壁露出。

在接触沟槽30的内部填充有源电极50。本例中的源电极50与在接触沟槽30的侧壁露出的源极区16和基极区14接触。由此，对源极区16和基极区14施加电压。

在与接触沟槽30的底部邻接的区域可以设有杂质浓度比基极区14的杂质浓度高的p型的高浓度区18。由此，能够降低基极电阻。高浓度区18形成于基极区14的内部。高浓度区18被基极区14和接触沟槽30包围。

在基极区14的下端形成有向下侧突出的突出部60。突出部60形成在与接触沟槽30的下端对置的区域。即，突出部60的至少一部分区域和接触沟槽30的下端的至少一部分区域形成于在x轴方向重叠的位置。在本例中，突出部60的x轴方向上的中心与接触沟槽30的下端的x轴方向上的中心在x轴上配置于相同的位置。

突出部60与在横向(x轴方向)上与突出部60邻接的n型区形成超结。即，突出部60的宽度和载流子浓度以与邻接的n型区形成超结的方式被进行调整。

如本例所示，通过在与接触沟槽30的下端对置的位置配置突出部60，能够形成热历程少的突出部60。作为一个例子，形成基极区14、源极区16和层间绝缘膜26，还形成接触沟槽30。并且，通过在形成源极50之前从接触沟槽30的下端注入杂质，形成突出部60。由此，通过离子注入，能够使突出部60容易地形成到较深的位置。另外，由于能够在形成基极区14、源极区16和层间绝缘膜26之后形成突出部60，所以容易使突出部60的热历程变少。

图2是说明突出部60的宽度和载流子浓度的图。在图2的例子中，将x轴方向的接触沟槽30的宽度设为wt，将该接触沟槽30的两侧的2个栅极沟槽部40的间隔设为wc。栅极沟槽部40的间隔是指栅极沟槽部40的x轴方向上的中心间的距离。在本说明书中，将在x轴方向上从栅极沟槽部40的中心到邻接的栅极沟槽部40的中心的范围称为单元。即，间隔wc与1个单元的宽度相对应。

将突出部60中的载流子浓度设为na。另外，将在横向上与突出部60邻接的n型的邻接区域62的载流子浓度设为nd。在本例中，邻接区域62是漂移区12的一部分。

半导体装置100满足下式。应予说明，在本例中，突出部60的宽度与接触沟槽30的宽度wt几乎相等。

【数学式1】

通过满足上式，能够使各单元中的p型的突出部60的载流子量与邻接区域62的载流子量平衡，能够形成超结。因此，突出部60的侧壁与栅极沟槽部40的侧壁不相接。通过形成超结，能够提高邻接区域62的杂质浓度。由此，漂移电阻降低，在导通工作时耗尽层难以扩展到邻接区域62，因此能够降低半导体装置100的导通电阻。

作为一个例子，栅极沟槽部40的间隔wc为1.0μm以上且3.0μm以下。另外，接触沟槽30的宽度wt为0.3μm以上且2.0μm以下。另外，优选x轴方向上的栅极沟槽部40与突出部60之间的距离为0.4μm以上。如果栅极沟槽部40与突出部60之间的距离过近，则与突出部60邻接的n型的区域的宽度变小，难以形成超结。

另外，将从源极区16的上端起到突出部60的下端为止的深度设为d1。优选深度d1为3μm以上且15μm以下。如果深度d1小于3μm，则由超结带来的导通电阻的降低效果变小。优选突出部60的下端形成于比栅极沟槽部40的下端更靠下侧的位置。在y轴方向上，与栅极沟槽部40的下端相比形成于下侧的突出部60的部分可以比与栅极沟槽部40的下端相比形成于上侧的突出部60的部分长。

另外，如果深度d1大于15μm，则有时难以通过从接触沟槽30的下端的离子注入来形成突出部60。在通过离子注入无法形成超结用的区域的情况下，通过在形成基极区14、源极区16或层间绝缘膜26等之前利用多级的外延生长等来形成超结的p柱和n柱。此时，由于形成基极区14、源极区16或层间绝缘膜26等时的热处理，即使在超结中杂质也会进一步扩散，难以高精度地形成超结的p型区和n型区。

相对于此，通过使深度d1为15μm以下，容易利用离子注入形成突出部60。因此，能够在形成基极区14、源极区16或层间绝缘膜26等之后形成突出部60，能够减少突出部60的热历程。深度d1可以为12μm以下，也可以为10μm以下，还可以为6μm以下。

另外，将从接触沟槽30的下端起到突出部60的下端为止的深度设为d2。优选深度d2为14.7μm以下。由此，利用离子注入形成突出部60变得容易。深度d2可以为11μm以下，也可以为9μm以下，还可以为5μm以下。

另外，接触沟槽30的下端可以配置于与半导体基板10的上表面相比更靠上方的位置。即，在接触沟槽30的下端与半导体基板10的上表面之间可以设置有漂移区12。

图3是表示半导体装置100的制造方法的一个例子的图。在图3中示出1个单元的截面图，针对其它单元也同样地形成。首先，准备半导体基板10。在本例中，半导体基板10是杂质浓度为1.0×10²⁰/cm³的n+型的硅基板。

接下来，在步骤s300，在半导体基板10的上表面形成n-型的外延层。本例的外延层的杂质浓度为5.0×10¹⁵/cm³以上且2.0×10¹⁷/cm³以下。另外，本例的外延层的厚度为4μm以上且20μm以下。外延层的厚度依半导体装置100的耐压级不同而不同。作为一个例子，耐压为30v情况下的外延层为3μm以上且6μm以下，耐压为60v情况下的外延层为5μm以上且8μm以下，耐压为150v情况下的外延层为8μm以上且11μm以下。

接下来，在外延层的上表面形成氧化膜。在氧化膜的上表面形成抗蚀剂掩模，利用干式蚀刻等形成预定图案的栅极沟槽掩模。接着，利用rie法对未被栅极沟槽掩模覆盖的外延层进行干式蚀刻而形成栅极沟槽。接下来，通过化学干法蚀刻和牺牲氧化等除去栅极沟槽的内壁中的蚀刻损伤。接着，在栅极沟槽的内壁和栅极沟槽周围的外延层的上表面形成栅极绝缘膜。此时，优选使nsg等绝缘膜仅沉积于栅极沟槽的底部，使栅极沟槽的底部的绝缘膜比内壁的绝缘膜厚。

接下来，使高浓度地掺杂了n型杂质的多晶硅沉积在栅极沟槽内，形成栅极导电部。通过蚀刻除去沉积于外延层的上表面的多晶硅而除去栅极沟槽内以外的多晶硅。接着，除去外延层的上表面的氧化膜。由此，能够形成栅极沟槽部40。

接下来，在外延层的上表面未形成基极区14和源极区16的区域形成氧化膜。然后，从外延层的上表面侧进行硼等p型杂质的离子注入。本例中的p型杂质的剂量为1.0×10¹³/cm²以上且1.0×10¹⁴/cm²以下。使经过注入的p型杂质热扩散到距离外延层的上表面的深度为1～2μm的程度，形成基极区14。基极区14以与栅极沟槽部40相接的方式形成，与栅极沟槽部40接触的区域作为沟道发挥功能。

接下来，从外延层的上表面侧进行砷等n型杂质的离子注入。本例中的n型杂质的剂量为5.0×10¹⁵/cm²的程度。在离子注入之后进行热处理等而形成源极区16。源极区16也以与栅极沟槽部40相接的方式形成。接着，利用cvd法在外延层的上表面形成层间绝缘膜26。

接下来，在步骤s302，在层间绝缘膜26的上表面形成抗蚀剂图案。通过rie对从抗蚀剂图案的开口部露出的层间绝缘膜26进行蚀刻，使外延层露出。接着，对露出的外延层的上表面进行蚀刻，形成贯穿层间绝缘膜26和源极区16并到达基极区14的接触沟槽30。

接着，在步骤s304，对与接触沟槽30的底部邻接的注入区63垂直地进行硼等p型杂质的离子注入。在本例中，p型杂质的加速电压为30kev左右，剂量为1.0×10¹⁵/cm²以上且5.0×10¹⁵/cm²以下。

接下来，为了对基极区14的下方进行硼等p型杂质的注入，从接触沟槽30的下端垂直地进行离子注入。在此，以满足数学式1的方式设定p型杂质的剂量。

【数学式1】

作为一个例子，wc为2μm，wt为1μm，nd为7.0×10¹⁶/cm³。此时，可以以na成为7.0×10¹⁶/cm³的方式设定p型杂质的剂量。

另外，p型杂质的注入可以与应该形成的突出部60的深度相对应地使加速电压变化而进行多次。突出部60的深度根据半导体装置100所应该具有的耐压而设定。例如，在30v耐压的半导体装置100中，以150～300kev的范围的预定的加速电压进行1次硼等p型杂质的注入。在150v耐压的半导体装置100中，使加速电压在150kev～6.0mev的范围变化，进行多次硼等p型杂质的注入。

通过p型杂质的注入，在基极区14的下方形成1个以上的注入区64。应予说明，进行p型杂质注入时的射程优选比基极区14深。即，优选注入区64的上端比基极区14的下端深。由此，能够抑制突出部60与基极区14的邻接部处的突出部60在宽度方向的扩展，能够提高突出部60相邻的邻接区域62的杂质浓度。因此，能够抑制导通动作时的耗尽层从突出部60的扩展，能够进一步降低导通电阻。

接着，为了使注入到了注入区63和注入区64中的p型杂质活化，在步骤306对半导体装置100进行热处理。优选以使p型杂质不过度扩散的方式在短时间进行该热处理。作为一个例子，热处理的温度为950度左右，时间为30分钟以内。

由此，形成高浓度区18和突出部60。在步骤s306之后形成源电极50、漏电极52等而完成半导体装置100。应予说明，为了抑制源电极50与半导体区域之间的相互扩散，优选在接触沟槽30的内壁形成包括钛膜、氮化钛膜、钽膜或氮化钽膜等的势垒金属层。另外，为了提高源电极50的平坦性，也可以在形成源电极50之前在接触沟槽30的内部填充钨、钼或掺杂了杂质的多晶硅等。

(第二实施例)

图4a是表示本发明的第二实施例的半导体装置200的概要的截面图。图4b是表示本发明的第二实施例的半导体装置200的另一例的截面图。图4a所示的半导体装置200除了第一实施例的半导体装置100的结构以外还具备第一导电型区66。本例的第一导电型区66为n型。其他结构可以与图1～图3中说明的任一半导体装置100相同。

第一导电型区66以与至少一个栅极沟槽部40的下端和突出部60邻接的方式形成。本例的半导体装置200按每个栅极沟槽部40具备包围栅极沟槽部40的下端并且侧端与突出部60接触的第一导电型区66。第一导电型区66的杂质浓度比漂移区12的杂质浓度高。优选第一导电型区66的杂质浓度比漂移区12的杂质浓度高10倍以上。

第一导电型区66与突出部60一起构成超结。即，遍及深度方向的预定的范围，第一导电型区66的至少一部分区域与突出部60的至少一部分区域接触。优选至少在第一导电型区66和突出部60接触的范围内，第一导电型区66中的杂质的量与突出部60中的杂质的量平衡。

即，将第一导电型区66中的杂质浓度设为ndx时，优选满足以下的数学式2。

【数学式2】

根据半导体装置200，与半导体装置100相比，能够使超结的pn结构间的载流子梯度变得陡峭，能够抑制导通动作时的耗尽层的扩展。因此，能够进一步降低导通电阻。

突出部60与第一导电型区66在深度方向上可以以遍及突出部60的长度的1/3以上接触的方式形成，也可以以遍及突出部60的长度的一半以上接触的方式形成。另外，突出部60和第一导电型区66邻接的区域的至少一部分可以设置于比栅极沟槽部40的下端更靠下侧的位置。

半导体装置200如图4b所示，可以还具备在深度方向上设置在第一导电型区66与基极区14之间的n-型的中间区域68。中间区域68以与栅极沟槽部40邻接的方式形成。本例的中间区域68在横向上设置在栅极沟槽部40与突出部60之间。

中间区域68的杂质浓度比第一导电型区66的杂质浓度低。中间区域68可以具有与漂移区12相同的杂质浓度。通过设置中间区域68，能够抑制在沟道区域附近的雪崩的产生和寄生双极动作，能够抑制l负载耐量的降低。中间区域68的在深度方向上的长度可以比第一导电型区66的在深度方向上的长度短。

应予说明，优选突出部60的下端和第一导电型区66的下端配置于相同深度位置。由此，能够高精度地形成由突出部60和第一导电型区66形成的超结区域。

图5是表示图4a所示的半导体装置200的制造方法的一个例子的图。在图5中，示出1个单元的截面图，但关于其它单元也同样地形成。另外，本例的制造方法除了形成第一导电型区66这一点以外，与图3中示出的制造方法相同。除了特别说明的情况，各工序与图3中示出的制造方法同样地实施。

如步骤s400所示，本例的制造方法在半导体基板10形成栅极沟槽46之后，形成栅极绝缘膜42和栅极导电部44之前，从栅极沟槽46的下端向漂移区12的注入区70垂直地进行n型杂质的注入。本例的注入区70是包围栅极沟槽46的下端的区域。另外，n型杂质例如为磷。

磷等n型杂质的注入可以根据应该形成的第一导电型区66的深度使加速电压变化而进行多次。第一导电型区66的深度根据半导体装置200所应该具有的耐压而设定。例如，在30v耐压的半导体装置200中，以30～150kev的范围的预定的加速电压进行1次磷等n型杂质的注入。在150v耐压的半导体装置200中，以30kev～14.0mev的范围使加速电压变化，进行多次n型杂质的注入。

如后所述，通过使该杂质活化，能够形成第一导电型区66。通过在形成栅极沟槽46之后，形成栅极绝缘膜42之前进行杂质的注入，能够在漂移区12的较深的位置容易地形成第一导电型区66。

应予说明，可以以在第一导电型区66和基极区14之间残留漂移区12的方式对注入区70进行杂质注入。由此，能够容易地形成图4b所示的第一导电型区66和基极区14之间的中间区域68。

接下来，在步骤s402，形成栅极沟槽部40、基极区14、源极区16、层间绝缘膜26和接触沟槽30。与图3的步骤s302同样地，在形成基极区14、源极区16和层间绝缘膜26之后，以贯穿层间绝缘膜26和源极区16的方式形成接触沟槽30。

接着，在步骤s404，对注入区63和注入区64进行p型杂质的注入。步骤s404与图3的步骤s304相同。接下来，在步骤s406进行热处理，使注入区63和注入区64的杂质活化，形成高浓度区18和突出部60。在步骤s406，也可以使注入区70的杂质活化。另外，注入区70的杂质也可以在使基极区14或源极区16的杂质活化的步骤中活化。由此，形成第一导电型区66。通过这样的方法，能够制造半导体装置200。

图6是表示接触沟槽30的宽度w1与突出部60的宽度w2之间的关系的图。在本例中，突出部60的宽度w2是与基极区14的下端相接的区域中的突出部60的宽度。另外，在本例中，接触沟槽30的宽度w1是接触沟槽30的宽度中的最大宽度。应予说明，突出部60随着从基极区14的下端离开，宽度可以略微增大。

优选突出部60的宽度w2与接触沟槽30的宽度w1大致相同。更具体而言，优选突出部60的宽度w2为接触沟槽30的宽度w1的0.9倍以上且1.1倍以下。突出部60的宽度w2也可以为接触沟槽30的宽度w1的1.0倍以上。

图5中示出的注入区64的宽度由接触沟槽30的宽度决定。因此，优选控制形成了注入区64之后的热处理的条件，以使得突出部60的宽度w2不过度变宽。由此，能够用接触沟槽30的宽度w1规定突出部60的宽度w2，所以能够高精度地形成超结区域。

图7是表示栅极绝缘膜42的结构的一个例子的图。本例的栅极绝缘膜42的形成于栅极沟槽的下端的部分的厚度t1比形成于栅极沟槽的侧壁的部分的厚度t2厚。由此，能够提高电场比较容易集中的栅极沟槽底部的耐压。

栅极沟槽的下端处的栅极绝缘膜42的厚度t1可以为厚度t2的2倍以上。栅极沟槽的下端处的栅极绝缘膜42可以是层叠了氧化膜与沉积膜而得到的绝缘膜，该氧化膜是将栅极沟槽的内壁氧化而得到的膜，该沉积膜是利用cvd法等得到的膜。

图8是表示形成于接触沟槽30的内壁的势垒金属72的一个例子的图。势垒金属72形成在接触沟槽30的内壁与源电极50之间。势垒金属72抑制源电极50中含有的铝等扩散到源极区16等半导体区域，另外，抑制源极区16等的半导体材料与源电极50合金化。

势垒金属72由与源电极50的材料相比不易向半导体材料中扩散的材料形成。势垒金属72可以包括钛膜、氮化钛膜、钽膜或氮化钽膜，也可以是这些膜的层叠膜。

势垒金属72以覆盖在接触沟槽30的内壁露出的半导体区域的方式形成。势垒金属72无需全部覆盖层间绝缘膜26上，只要在接触沟槽30的内壁露出的层间绝缘膜26的至少一部分被覆盖即可。

图9是表示第一实施例的半导体装置100和第二实施例的半导体装置200的导通电阻的一个例子的图。在图9中，作为比较例，合并示出没有形成突出部的mosfet的导通电阻。图9中的纵轴表示以比较例的导通电阻标准化而得到的值。

如图9所示，第一实施例和第二实施例中的半导体装置的导通电阻比没有形成突出部的比较例的导通电阻低。另外，设置了第一导电型区66的第二实施例中的导通电阻比第一实施例中的导通电阻更低。

图10是表示第一实施例和第二实施例中的半导体装置的耐压的一个例子的图。在图10中，以数学式1中所示的(wc-wt)/wt×nd/na为横轴。可以确认只要是(wc-wt)/wt×nd/na在数学式1的范围，就能够维持预定的耐压(在本例中大致为60v)。即，根据第一实施例和第二实施例，能够维持耐压，并且能够降低导通电阻。

以上，利用实施方式说明了本发明，但本发明的技术的范围不限于上述实施方式记载的范围。对上述实施方式进行各种变更或改良对于本领域技术人员而言也是明了的。根据权利要求书的记载可知该进行了各种变更或改良而得到的方式也包括在本发明的技术范围内。

应当注意的是，只要权利要求书、说明书和附图中所示的制造方式中的各处理的执行顺序并未特别明确为“在……之前”，“先于……”等，另外，未在后续处理中使用之前处理的结果，就可以按任意顺序实现。即使为方便起见，对权利要求书、说明书和附图中的工作流程使用“首先”，“接下来”等进行了说明，也不表示一定要按照该顺序执行。