一种碳化硅VDMOS器件及其制作方法与流程

本发明属于功率半导体技术领域，具体涉及一种碳化硅vdmos器件及其制作方法。

背景技术：

自从人类进入21世纪以来，能源问题日益突出。在节能减排呼声愈发高涨的今天，小到家用电器、电动汽车，大到工业生产、机车牵引中的电能变换问题显得尤为重要，电力电子领域的科研人员对电力管理系统的优化和改善便显得十分关键。

功率器件是现代电力系统的核心。由于传统的硅基功率器件的性能已经十分接近硅材料极限，其性能很难有大幅度的提升。故而，一些宽禁带半导体材料例如碳化硅(sic)和氮化镓(gan)具有比硅材料更加吸引人的优异性能，从而使得碳化硅、氮化镓材料的研究成为功率器件新的热点。

碳化硅vdmos器件是采用宽禁带半导体材料碳化硅制造的新一代半导体器件。由于碳化硅材料与硅材料相比具有较大的禁带宽度、高热导率、高电子饱和漂移速度以及高临界击穿电场，使得碳化硅材料在高温高压、强辐射以及大功率的功率应用领域具有十分广阔的应用前景。

由于碳化硅vdmos器件具有上述优异的特性，故在逆变电路、斩波电路等电路中得到了广泛的应用。碳化硅vdmos器件在传统逆变电路、斩波电路等电路应用中一般需要与一个反并联二极管共同发挥作用，通常有以下两种方式：其一为：直接使用器件pbase、n-区与n+衬底形成的寄生pin二极管。然而，此方式下得到的寄生碳化硅二极管的导通压降大(碳化硅pn结导通压降约为3v)，并且反向恢复特性差(正向导通时漂移区电导调制注入大量过剩载流子)，导致了高功率损耗，这与当下强调绿色环保的应用理念相悖；同时，因其工作速度低而导致工作效率低下，这对碳化硅vdmos器件在逆变电路、斩波电路等应用中极为不利；其二为：将器件与外部一个快恢复二极管(frd)反并联使用。然而，此方式会引起系统成本的上升、体积的增大以及因金属连线增加而导致的可靠性降低，最终使得碳化硅vdmos器件在传统逆变电路、斩波电路等电路应用中的推广受到了一定的阻碍。

综上所述，如何实现碳化硅vdmos器件在逆变电路、斩波电路等电路中广泛应用，并解决现有应用所存在的功率损耗高、工作效率低，系统成本高等问题，成为了本领域技术人员亟需解决的问题。

技术实现要素：

为了解决现有技术所存在的问题，本发明在碳化硅vdmos器件的jfet区表面直接沉积多晶硅层，使得多晶硅层与碳化硅的jfet区表面形成si/sic异质结，本发明通过在器件内部集成二极管的技术手段提供了一种能够广泛应用于逆变电路、斩波电路等电路的碳化硅vdmos器件。

为实现上述目的，一方面，本发明公开了碳化硅vdmos器件的技术方案，具体技术方案如下：

技术方案1：

一种碳化硅vdmos器件，其元胞结构包括：自下而上依次设置的金属漏电极10、n⁺衬底9及n^-外延层8；所述n^-外延层8上层一端具有第一pbase区7，所述n^-外延层8上层另一端具有第二pbase区71；所述第一pbase区7中具有相互独立的第一n⁺源区6和第一p⁺接触区5；所述第二pbase区71中具有相互独立的第二n⁺源区61和第二p⁺接触区51；所述第一p⁺接触区5和部分第一n⁺源区6的上表面具有第一金属源电极3；所述第二p⁺接触区51和部分第二n⁺源区61的上表面具有第二金属源电极31；其特征在于：在第一pbase区7上表面、第一n+源区6部分上表面及n^-外延层8部分上表面还具有与之相接触的第一栅极结构；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；在第二pbase区71上表面、第二n+源区61部分上表面及n^-外延层8部分上表面还具有与之相接触的第二栅极结构；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；在第一栅极结构与第二栅极结构之间的jfet区上表面还具有与n^-外延层8形成si/sic异质结的p⁺多晶硅层12；所述p⁺多晶硅层12上表面具有金属电极13，所述p⁺多晶硅层12及金属电极13分别与第一金属源电极3和第二金属源电极31连接；所述各金属结构之间以及p⁺多晶硅层12与两个多晶硅栅2、21通过介质相互隔离。

技术方案2：

一种碳化硅vdmos器件，其元胞结构包括：自下而上依次设置的金属漏电极10、n⁺衬底9及n^-外延层8；所述n^-外延层8上层一端具有第一pbase区7，所述n^-外延层8上层另一端具有第二pbase区71；所述第一pbase区7中具有相互独立的第一n⁺源区6和第一p⁺接触区5；所述第二pbase区71中具有相互独立的第二n⁺源区61和第二p⁺接触区51；所述第一p⁺接触区5和部分第一n⁺源区6的上表面具有第一金属源电极3；所述第二p⁺接触区51和部分第二n⁺源区61的上表面具有第二金属源电极31；其特征在于：在第一pbase区7上表面、第一n+源区6部分上表面及n^-外延层8部分上表面还具有与之相接触的第一栅极结构；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；在第二pbase区71上表面、第二n+源区61部分上表面及n^-外延层8部分上表面还具有与之相接触的第二栅极结构；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；在第一栅极结构与第二栅极结构之间的jfet区上表面还具有与n^-外延层8形成si/sic异质结的p⁺多晶硅层12；p⁺多晶硅层12内部设有相互独立的第一介质层14和第二介质层15，并且两个介质层14、15均与n^-外延层8相接触；所述p⁺多晶硅层12上表面具有金属电极13，所述p⁺多晶硅层12及金属电极13分别与第一金属源电极3和第二金属源电极31连接；所述各金属结构之间以及p⁺多晶硅层12与两个多晶硅栅2、21通过介质相互隔离。

本发明在技术方案1的基础上增加了技术特征，即在p⁺多晶硅层12内部还设有相互独立且均与n^-外延层8相接触的第一介质层14和第二介质层15；二极管应用时，第一介质层14和第二介质层15在p⁺多晶硅层12下方所形成的电子积累层，能够进一步减小器件的漂移区电阻，进而减小器件的正向导通压降。

技术方案3：

一种碳化硅vdmos器件，其元胞结构包括：自下而上依次设置的金属漏电极10、n⁺衬底9及n^-外延层8；所述n^-外延层8上层一端具有第一pbase区7，所述n^-外延层8上层另一端具有第二pbase区71；所述第一pbase区7中具有相互独立的第一n⁺源区6和第一p⁺接触区5；所述第二pbase区71中具有相互独立的第二n⁺源区61和第二p⁺接触区51；所述第一p⁺接触区5和部分第一n⁺源区6的上表面具有第一金属源电极3；所述第二p⁺接触区51和部分第二n⁺源区61的上表面具有第二金属源电极31；其特征在于：在n^-外延层8内且位于第一pbase区7下方还具有形成超结或者半超结结构的第一p型碳化硅区16，在n^-外延层8内且位于第二pbase区71下方还具有形成超结或者半超结结构的第二p型碳化硅区161；在第一pbase区7上表面、第一n+源区6部分上表面及n^-外延层8部分上表面还具有与之相接触的第一栅极结构；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；在第二pbase区71上表面、第二n+源区61部分上表面及n^-外延层8部分上表面还具有与之相接触的第二栅极结构；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；在第一栅极结构与第二栅极结构之间的jfet区上表面还具有与n^-外延层8形成si/sic异质结的p⁺多晶硅层12；所述p⁺多晶硅层12上表面具有金属电极13，所述p⁺多晶硅层12及金属电极13分别与第一金属源电极3和第二金属源电极31连接；所述各金属结构之间以及p⁺多晶硅层12与两个多晶硅栅2、21通过介质相互隔离。

本发明在技术方案1的基础上增加了技术特征，即在n^-外延层8内且位于第一pbase区7下方还具有形成超结或者半超结结构的第一p型碳化硅区16，在n^-外延层8内且位于第二pbase区71下方还具有形成超结或者半超结结构第二p型碳化硅区161；超结或半超结结构的形成，能够进一步减小二极管应用和mos应用时器件的漂移区电阻，进而减小器件的正向导通压降。

技术方案4：

一种碳化硅vdmos器件，其元胞结构包括：自下而上依次设置的金属漏电极10、n⁺衬底9及n^-外延层8；所述n^-外延层8上层一端具有第一pbase区7，所述n^-外延层8上层另一端具有第二pbase区71；所述第一pbase区7中具有相互独立的第一n⁺源区6和第一p⁺接触区5；所述第二pbase区71中具有相互独立的第二n⁺源区61和第二p⁺接触区51；所述第一p⁺接触区5和部分第一n⁺源区6的上表面具有第一金属源电极3；所述第二p⁺接触区51和部分第二n⁺源区61的上表面具有第二金属源电极31；其特征在于：在n^-外延层8内且位于第一pbase区7下方还具有形成超结或者半超结结构的第一p型碳化硅区16，在n^-外延层8内且位于第二pbase区71下方还具有形成超结或者半超结结构的第二p型碳化硅区161；在第一pbase区7上表面、第一n+源区6部分上表面及n^-外延层8部分上表面还具有与之相接触的第一栅极结构；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；在第二pbase区71上表面、第二n+源区61部分上表面及n^-外延层8部分上表面还具有与之相接触的第二栅极结构；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；在第一栅极结构与第二栅极结构之间的jfet区上表面还具有与n^-外延层8形成si/sic异质结的p⁺多晶硅层12；p⁺多晶硅层12内部设有相互独立的第一介质层14和第二介质层15，并且两个介质层14、15均与n^-外延层8相接触；所述p⁺多晶硅层12上表面具有金属电极13，所述p⁺多晶硅层12及金属电极13分别与第一金属源电极3和第二金属源电极31连接；所述各金属结构之间以及p⁺多晶硅层12与两个多晶硅栅2、21通过介质相互隔离。

本发明在技术方案1的基础上增加了技术特征，即在p⁺多晶硅层12内部还设有相互独立且均与n^-外延层8相接触的第一介质层14和第二介质层15以及在n^-外延层8内且分别位于两个pbase区7、71下方还具有形成超结或者半超结结构p型碳化硅区16、161；本技术方案通过上述技术手段，达到进一步减小器件的漂移区电阻，进而减小器件的正向导通压降的目的。

另一方面，本发明公开了上述技术方案制作方法的技术方案，具体技术方案如下：

技术方案5：

一种碳化硅vdmos器件的制作方法，其特征在于，包括以下步骤：

第一步：采用外延工艺，在碳化硅n⁺衬底9上表面制得n^-外延层8；

第二步：采用光刻和离子注入工艺，在n^-外延层8上层一端注入p型半导体杂质形成第一pbase区7，在n^-外延层8上层另一端注入p型半导体杂质形成第二pbase区71；

第三步：采用光刻和离子注入工艺，在第一pbase区7上层注入p型半导体杂质形成第一p⁺接触区5，在第二pbase区71上层注入p型半导体杂质形成第二p⁺接触区51；

第四步：采用光刻和离子注入工艺，在第一pbase区7上层注入n型半导体杂质形成第一n⁺源区6，在第二pbase区71上层注入n型半导体杂质形成第二n+源区61；所述第一p+接触区5和第一n+源区6相互独立，所述第二p+接触区51和第二n+源区61相互独立；然后通过高温退火激活注入的杂质；

第五步：采用沉积和刻蚀工艺，在器件上表面生长栅介质层，刻蚀去除jfet区中间位置上方的部分栅介质层形成窗口，而后在器件上表面沉积p⁺多晶硅层，刻蚀去除多余多晶硅层及多余栅介质层，制得第一栅介质层4、第二栅介质层41、第一多晶硅栅2、第二多晶硅栅21及p⁺多晶硅层12，其中：第一栅介质层4在第一pbase区7上表面，并且左右两侧分别与第一n⁺源区6部分上表面及n^-外延层8部分上表面相接触，第一多晶硅栅2在第一栅介质层4上表面，第二栅介质层41在第二pbase区71上表面，并且左右两侧分别与第一n⁺源区6部分上表面及n^-外延层8部分上表面相接触，第二多晶硅栅21在第二栅介质层41上表面，p⁺多晶硅层12位于第一栅介质层4与第二栅介质层41之间；

第六步：采用金属淀积和刻蚀工艺，在第一n⁺源区6和第一p⁺接触区5上表面生成第一金属源电极3；在第二n⁺源区61和第二p⁺接触区51上表面生成第二金属源电极31；在第一多晶硅栅2上表面生成第一栅电极1；在第二多晶硅栅21上表面生成第二栅电极11；将器件背面减薄淀积金属形成漏电极10；在p⁺多晶硅区12上表面形成金属电极13；金属电极13分别与第一金属电极3和第二金属源电极31相连；即制得碳化硅vdmos器件。

进一步地，本发明进行第六步工艺之前还包括：通过介质沉积和刻蚀工艺使得各金属结构之间以及p+多晶硅区12与两个多晶硅栅2、21之间采用介质隔离。

进一步地，制作如技术方案2所述碳化硅vdmos器件的工艺与本发明技术方案5公开的工艺基本相同，主要区别在于：在第五步工艺中通过版图尺寸的改变，在刻蚀掉不需要的多晶硅层及其下的栅介质层时，使得保留的p⁺多晶硅区12的尺寸大于刻蚀栅介质层所形成窗口的尺寸，即在所述p⁺多晶硅层12下方两侧分别还具有与n^-外延层8相接触的第一介质层14和第二介质层15。本发明中第一介质层和第二介质层的材料不局限于栅介质层材料，根据本领域技术人员常识，可以采用现有沉积和刻蚀工艺制作其他材料的介质层。

进一步地，制作如技术方案3所述碳化硅vdmos器件的工艺与本发明技术方案5公开的工艺基本相同，主要区别在于：通过多步光刻和离子注入工艺，在n-外延层8内形成超结或者半超结结构，超结或者半超结结构的制作工艺已经是现有技术，在此不再赘述。

另外，本发明所提出的技术方案不仅适用于碳化硅vdmos器件，同时适用于碳化硅rc-igbt器件，所述rc-igbt器件将所述碳化硅vdmos器件的n⁺衬底9替换为并行排列的p型集电区(17)和n型集电区(18)；进一步的，在n^-外延层(8)与p型集电区(17)和n型集电区(18)之间还可具有一层n型场截止(fs)层(19)。

根据本领域技术人员普通知识可知：本发明提供的碳化硅功率vdmos器件结构中，各结构中受主离子和施主离子可以互换，从本发明技术手段来讲，衬底及外延层可以为n型半导体材料，相应本发明增设的多晶硅层掺杂类型为p型；衬底及外延层可以为p型半导体材料，相应本发明增设的多晶硅层掺杂类型为n型。此外，根据异质结物理的知识可知，通过调整外延层和多晶硅层的掺杂浓度，衬底及外延层为n型半导体材料时，多晶硅层掺杂类型也可以为n型，衬底及外延层为p型半导体材料时，多晶硅层掺杂类型也可以为p型。

本发明中使用的栅介质层和介质层材料可以是二氧化硅(sio2)，也可以是任何合适的材料，例如：氮化硅(si3n4)、二氧化铪(hfo2)、三氧化二铝(al2o3)等高k介质材料。

本发明的工作原理阐述如下：

功率vdmos器件在逆变电路、斩波电路等应用中通常需要与二极管反并联使用，一般有以下两种方法能够实现：

1).直接使用其寄生pin二极管，即pbase区、n^-漂移区与n⁺衬底所形成的pin二极管。根据本领域普通知识可知：碳化硅pin二极管的pn结导通压降约为3v左右，较高的导通压降导致了高的功率损耗以及慢的工作速度，这对于vdmos器件在逆变电路、斩波电路等应用十分不利，另外，直接利用寄生碳化硅二极管易导致反向恢复特性差的问题；

2).采用与一个快恢复二极管(frd)反并联的方式。该方式能够在一定程度上改善二极管的特性，但存在生产成本高、系统体积大以及可靠性低等不足。

而本发明结构在碳化硅vdmos器件的jfet区表面淀积一层多晶硅，通过p型(n型)多晶硅中p型(n型)si与碳化硅jfet区表面内n型(p型)sic形成异质结在器件内部集成二极管。一方面，由于p型多晶硅与n型碳化硅或者n型多晶硅与p型碳化硅所形成异质结的结压降约为1v，与寄生碳化硅pn结的结压降约为3v相比，p型多晶硅与n型碳化硅所形成的异质结能够在较低的压降下导通，因此，通过本发明技术手段在器件内部集成二极管使得器件在实际应用中具有导通压降低的优点。另一方面，p型多晶硅与n型碳化硅形成异质结，在二极管正向导通时，由于异质结的作用仅为电子导电，无空穴的注入，二极管应用时的导电模式为多子导电(本发明形成异质结在正向导通时可认为无少子的注入)，使得反向恢复时间短，反向恢复电荷少的优点，因此，具有好的反向恢复特性；在反向耐压时，由于上述异质结具有约为1.5ev的电子势垒高度，并且第一pbase区7和第二pbase区71提供了电场屏蔽作用，使得本发明公开的器件结构具有与传统vdmos器件相同的电压阻断能力以及低的反向漏电。同时，vdmos器件在工作模式时，由于器件jfet区表面与源极相连的p型多晶硅结构的引入减小了vdmos器件jfet区表面的栅极宽度，减小了栅极电容和栅极电荷，在不影响vdmos器件其它特性的基础上，提高了vdmos器件的开关速度，并减小了对驱动电路的要求。

本发明的有益效果是：

本发明提供在碳化硅vdmos器件的jfet区表面淀积多晶硅使得多晶硅与外延层形成异质结，这一技术手段能够对于提升器件性能具有显著效果：

(1)本发明提出的一种碳化硅vdmos器件，相比直接使用vdmos寄生碳化硅二极管，通过在器件内集成二极管的技术手段降低了正向导通压降，故使其在逆变电路、斩波电路等电能变换应用中更易实现正向导通，且具有较低功率损耗以及较高的工作效率。

(2)本发明提出器件结构的导电模式在二极管应用时，从碳化硅寄生二极管的双极导电(电导调制)转变为多子导电，因而使得器件在逆变电路、斩波电路等电能变换应用中具有反向恢复时间短，反向恢复电荷少的特点以及较快的开关速度。

(3)本发明提出的一种碳化硅vdmos器件，相比在碳化硅vdmos器件外部反并联一个快恢复二极管(frd)的应用方式，直接在器件内部集成一个二极管使用，降低了器件使用数目，减少了器件之间的连线，具有生产成本低、器件可靠性高以及系统体积小的优势。

(4)本发明提出的一种碳化硅vdmos器件，在反向耐压时由于该异质结1.5ev左右的电子势垒高度，并且第一pbase区7和第二pbase区71提供的电场屏蔽作用，使得该结构具有与传统vdmos器件相同的电压阻断能力以及低的反向漏电。

(5)本发明提出的一种碳化硅vdmos器件，通过减小了jfet区表面的栅极宽度和栅极电荷，在不影响vdmos器件其它特性的基础上，进一步提高了vdmos器件的开关速度，并且减小了对驱动电路的要求。

附图说明

图1是传统碳化硅vdmos器件元胞结构示意图；

图2是本发明提供的一种碳化硅vdmos器件基本元胞结构示意图；

图3是本发明提供的一种碳化硅vdmos器件基本元胞结构的第一衍生结构示意图；

图4是本发明提供的一种碳化硅vdmos器件基本元胞结构的第二衍生结构示意图；

图5是本发明提供的一种碳化硅vdmos器件制作方法在碳化硅n+衬底上形成n-碳化硅外延层后形成的结构示意图；

图6是本发明提供的一种碳化硅vdmos器件制作方法在碳化硅n-外延层上通过光刻和离子注入形成pbase区后的结构示意图；

图7是本发明提供的一种碳化硅vdmos器件制作方法在碳化硅pbase区中通过光刻和离子注入形成碳化硅p⁺基区后的结构示意图；

图8是本发明提供的一种碳化硅vdmos器件制作方法在碳化硅pbase区中通过光刻和离子注入形成碳化硅n⁺源区后的结构示意图；

图9是本发明提供的一种碳化硅vdmos器件制作方法在器件表面形成栅介质层后，刻蚀掉jfet上方中部的部分栅介质层形成p+多晶硅接触区窗口后的结构示意图；

图10是本发明提供的一种碳化硅vdmos器件制作方法在器件表面淀积p+多晶硅层后的结构示意图；

图11是本发明提供的一种碳化硅vdmos器件制作方法在器件表面刻蚀掉不需要的多晶硅层及其下的栅介质层后形成的结构示意图；

图12是本发明提供的一种碳化硅vdmos器件制作方法在形成金属接触后的结构示意图；

图中：1为第一栅电极，11为第二栅电极，2为第一多晶硅栅，21为第二多晶硅栅，3为第一源电极，31为第二源电极，4为第一栅介质层，41为第二栅介质层，5为第一p⁺接触区，51为第二p⁺接触区，6为第一n⁺源区，61为第二n⁺源区，7为第一pbase区，71为第二pbase区，8为n^-外延层，9为n⁺衬底，10为漏电极，12为p⁺多晶硅层，13为金属电极，14为第一介质层，15为第二介质层，16为第一p型碳化硅区，161为第二p型碳化硅区。

具体实施方式

以下结合说明书附图，以一种1700v的碳化硅vdmos器件为例，详细描述本发明的技术方案，同时对本发明的原理和特性做进一步的说明。本实施例只用于解释本发明，并非用于限定本发明的范围。

实施例1：

本发明提供的一种碳化硅vdmos器件，其基本结构的元胞结构如图2所示。包括自下而上依次设置的厚度约为0.5～6μm的金属漏电极10、掺杂浓度为1×10¹⁸cm^-3～1×10¹⁹cm^-3，厚度为50～200μm的n⁺衬底9及厚度为15～18μm、掺杂浓度约为1×10¹⁵cm^-3～5×10¹⁶cm^-3的n^-外延层8；所述n-外延层8上方具有掺杂浓度为1×10¹⁷～7×10¹⁷cm^-3、注入深度约为0.5～1μm的第一pbase区7，其上层另一端具有相同参数的第二pbase区71；所述第一pbase区7中具有相互独立的掺杂浓度为1×10¹⁹～1×10²⁰cm^-3、注入深度约为0.3～0.5μm的第一n⁺源区6和掺杂浓度约为3×10¹⁹～1×10²⁰cm^-3、注入深度约为0.3～0.5μm的第一p⁺接触区5；所述第二pbase区71中具有相互独立的掺杂浓度约为1×10¹⁹～1×10²⁰cm^-3、注入深度约为0.3～0.5μm的第二n+源区61和掺杂浓度约为3×10¹⁹～1×10²⁰cm^-3、注入深度约为0.3～0.5μm的第二p⁺接触区51；所述第一p⁺接触区5和部分第一n⁺源区6上表面具有厚度约为1～6μm的第一金属源电极3；所述第二p⁺接触区51和部分第二n⁺源区61上表面具有厚度约为1～6μm的第二金属源电极31；其特征在于：所述第一pbase区7上表面以及第一n⁺源区6和n^-外延层8的部分上表面还具有第一栅极结构，所属第一栅极结构在所述第一pbase区7左右两边分别与第一n⁺源区6和n^-外延层8表面相接触，所述第一栅极结构由第一栅氧化层4、位于第一栅氧化层4上方的第一多晶硅栅2和位于第一多晶硅栅2上表面的栅电极1构成；所述第二pbase区71上表面以及n-外延层8和第二n⁺源区61的部分上表面还具有第二栅极结构，所述第二栅极结构在所述第二pbase区71左右两边分别与n-外延层8和第二n⁺源区61表面相接触，所述第二栅极结构由第二栅氧化层41、位于第二栅氧化层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的栅电极11构成；栅氧化层4、41的厚度为0.02～0.2μm，多晶硅栅2、21的厚度为0.3～1μm、掺杂浓度为1×10¹⁷～5×10¹⁹cm^-3，栅电极1、11的厚度为0.5～6μm，所述栅极结构与n⁺源区6、61接触的长度为0.1～0.5μm，所述栅极结构与n^-外延层8接触的长度为0.1～3μm；所述第一和第二栅极结构之间的器件jfet区表面还具有p⁺多晶硅层12，所述p⁺多晶硅层12与jfet区表面的n^-外延层8直接接触，并形成si/sic异质结，所述p⁺多晶硅层12的厚度为0.3～1μm、宽度为0.5～3μm，掺杂浓度为1×10¹⁷～5×10¹⁹cm^-3，与所述第一和第二栅极结构的距离为0.1～1μm；所述p⁺多晶硅层12上表面具有金属电极13，所述p⁺多晶硅层12及其上金属电极13分别与金属源电极3、31通过金属引线相连，所述金属电极13的厚度为0.5～6μm；所述各金属接触之间、p⁺多晶硅层与多晶硅栅之间通过bpsg或其它合适的介质相互隔离。

实施例2：

除p⁺多晶硅层12下方两侧还具有与n^-外延层8直接接触的第一介质层14和第二介质层15，本实施例其余结构均与实施例1相同。

在二极管应用时，第一介质层14和第二介质层15在p⁺多晶硅层12下方所形成的电子积累层，能够进一步减小器件的漂移区电阻，进而减小器件的正向导通压降。

实施例3：

除在n^-外延层8内且位于第一pbase区7下方还具有形成超结或者半超结结构第一p型碳化硅区16，在n^-外延层8内且位于第一pbase区7下方还具有形成超结或者半超结结构第二p型碳化硅区161，本实施例其余结构均与实施例1相同。

超结或半超结结构的形成，能够进一步减小二极管应用和mos应用时器件的漂移区电阻，进而减小器件的正向导通压降。

与图1所示传统碳化硅vdmos器件元胞结构相比，本发明通过在碳化硅vdmos器件的jfet区表面淀积一层多晶硅层，进而形成si/sic异质结，通过上述技术手段能够优化vdmos器件在逆变电路、斩波电路等电能变换领域中的应用，具体如下文所述：

(一)、相对于直接使用vdmos寄生碳化硅二极管，由于该si/sic异质结相比于碳化硅vdmos器件的寄生碳化硅二极管具有较低的导通压降(si/sic异质结导通压降约为1.2v，碳化硅pn结导通压降约为3v)，使得si/sic异质结先于寄生二极管导通。这一点造就了本发明碳化硅vdmos器件在逆变电路、斩波电路等应用中，具有较低的功率损耗、较快的工作速度以及较高的工作效率；同时，本发明器件的导电模式在二极管应用时由碳化硅寄生二极管的双极导电(电导调制)转变为多子导电(本发明形成si/sic异质结正向导通时可认为无少子的注入)，故本发明碳化硅vdmos器件在逆变电路、斩波电路等应用中具有反向恢复时间短，反向恢复电荷少的特点，具有好的反向恢复特性和快的开关速度。

(二)、相对于碳化硅vdmos器件外部反并联一个快恢复二极管(frd)的应用方式，本发明碳化硅vdmos器件直接在器件内部集成一个二极管使用；通过上述技术手段降低了器件使用数目，减少了器件之间的连线，具有生产成本低、器件可靠性高以及系统体积小的优势。

(三)、相对于碳化硅vdmos器件本身的作用，本发明的一种碳化硅vdmos器件，通过降低栅宽，减少了栅电容，而栅电容的减小有利于器件工作速度的提升。

实施例4：

本实施提供一种制作1700v碳化硅vdmos器件的方法，其特征在于，包括以下步骤：

第一步：采用外延工艺，在掺杂浓度为1×10¹⁸cm^-3～1×10¹⁹cm^-3、厚度为300μm～500μm的碳化硅n⁺衬底9上表面制作掺杂浓度为1×10¹⁵cm^-3～5×10¹⁶cm^-3、厚度为15μm～18μm的n^-外延层8，元胞宽度在10μm～20μm范围内，如图5所示；

第二步：光刻后，在200～600℃下采用离子注入工艺分别在n^-外延层8上层左右两端注入p型半导体杂质al离子或b离子，形成掺杂浓度为1×10¹⁷cm^-3～7×10¹⁷cm^-3、注入深度均约为0.5μm～1μm的两个pbase区7、71、两个pbase区7、71之间的jfet区宽度约为3μm～10μm，如图6所示；

第三步：光刻后，在200～600℃下采用离子注入工艺在两个pbase区7、71上层分别注入p型半导体杂质al离子或者b离子，形成掺杂浓度为1×10¹⁹cm^-3～1×10²⁰cm^-3、注入深度约为0.3μm～0.5μm的两个p⁺接触区5、51，如图7所示；

第四步：光刻完成后，在200～600℃下采用离子注入工艺分别在两个pbase区7、71上层注入n型半导体杂质p离子或者n离子，形成掺杂浓度为3×10¹⁹cm^-3～1×10²⁰cm^-3、注入深度约为0.3μm～0.5μm的两个n⁺源区6、61；所述第一p⁺接触区5和第一n⁺源区6相互独立，所述第二p⁺接触区51和第二n⁺源区61相互独立；离子注入完成后，在1300～1700℃高温下进行高温退火，如图8所示；

第五步：采用氧化或淀积工艺，在器件表面生长厚度约为0.02μm～0.2μm的栅介质材料层，然后采用刻蚀工艺去除掉jfet中间位置上方处0.5～3μm宽的栅介质材料层，在器件上表面形成两个相互独立的栅介质材料区，刻蚀部位形成后续工艺淀积p⁺多晶硅层12的窗口如图9所示；在器件表面淀积一层掺杂浓度为1×10¹⁷cm^-3～5×10¹⁹cm^-3，0.3μm～1μm厚的p型多晶硅层，如图10所示；然后通过刻蚀工艺刻蚀掉不需要的多晶硅层及其下的栅介质材料层，获得两个多晶硅栅2、21、栅介质层4、41以及p⁺多晶硅层12；形成的p⁺多晶硅层12的宽度为0.5μm～3μm，p⁺多晶硅层12与多晶硅栅2、21的距离均为0.1μm～1μm，多晶硅栅2、21与相应n⁺源区6、61接触的长度均为0.1μm～0.5μm，多晶硅栅2、21与n^-外延层8接触的长度为0.1μm～3μm，如图11所示；

第六步：采用金属淀积和刻蚀工艺，在第一p⁺接触区5和部分第一n⁺源区6上表面生成第一金属源电极3；在第二p⁺接触区51和部分第二n⁺源区61上表面生成第二金属源电极31；在p⁺多晶硅层12上表面形成金属电极13，金属电极13通过金属引线分别与两个金属源电极3、31相连；在两个多晶硅栅2、21上相应生成栅电极1、11；对器件背面进行减薄后通过淀积形成漏电极10，器件中所有金属电极3、31、1、11、13、10的厚度约为0.5μm～6μm，如图12所示；最终制备获得左右对称的碳化硅vdmos器件。

实施例5：

本实施例除了在第五步中通过改变版图尺寸，在刻蚀掉多余多晶硅层及其下的栅介质材料层时，使得保留的p⁺多晶硅区12的尺寸大于刻蚀栅介质材料层形成窗口的尺寸，从而在p⁺多晶硅层12下方两侧制得与n^-外延层8直接接触的第一介质层14和第二介质层15与实施例4不同以外，其余操作均与实施例4相同。

需要申明的是：本领域工技术人员能够根据本领域基本知识，所述碳化硅材料还可以用氮化镓，金刚石等宽禁带材料代替；本发明不仅能够采用p型多晶硅材料实现n沟道器件制作，也采用n型多晶硅材料实现p沟道器件的制作；本发明栅介质层材料不局限于二氧化硅，还包括：氮化硅(si3n4)、二氧化铪(hfo2)、三氧化二铝(al2o3)等高k介质材料。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。

以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。