本发明属于微电子学领域，尤其涉及一种半导体片上集成的8字形电感结构及半导体结构。
背景技术：
在射频集成电路（rfic）压控振荡器（vco）的工艺中，制作高q（q为电感器的品质因数）值，且耐干扰的无源器件非常重要，在片集成电感则是无源器件中最难集成的部分。使用高q值，且耐干扰的片上集成电感，可以大大提高rfic模块中vco的稳定性和电路设计效率。而在硅工艺（cmos和bicmos）的rfic中，由于衬底电阻率比较低，噪声很容易通过衬底耦合到电感线圈上，导致电感在工作时的稳定性变差，q值降低。所以，制作高q值的集成电感尤其具有挑战性，在rfic的综合器（synthesizer）的vco中，迫切需要q值达到10至15，甚至更高。
目前，片上集成电感通常采用螺旋式集成电感，如图1所示，其能够有效解决在硅工艺（cmos和bicmos）的rfic中，制作集成电感难的问题，其中，plus表示正极，minus表示负极。
使用如图1所示的绕线结构的在片电感，器件本身产生的磁场就是一个大的噪声源，对衬底影响很大，vco工作在高频状态时，容易引发涡流效应。同时，也容易受外界磁场影响，抗干扰能力差，最终导致vco工作的稳定性和可靠性变差的问题。
图1所示的绕线结构的在片电感在四种不同电感值的情况下的q值大小如表1所示，此电感器的电磁仿真（inductoremsimulation）数据提供者为中芯国际smicfoundry，其中，gdsname表示电感器名称，inductor_v2_1表示电感器一，inductor_v2_2表示电感器二，inductor_v2_3表示电感器三，inductor_v2_4表示电感器四，ld@5.0ghz表示电感器工作在5.0ghz频率下对应的电感值，qd@5.0ghz表示电感器工作在5.0ghz频率下对应的品质因数。根据表1所示的数据可知，当vco工作频率为5.0ghz，电感器的电感值l2＝1.200nh时，对应的品质因数q2＝9.751，这么低q值的电感，很难报账集成电路vco工作的稳定性和可靠性。
现有技术中，在片上集成电感也有采用8字形螺旋式集成电感，如图3所示，其能够有效抑制vco工作在高频状态下的涡流效应，电感本身的抗干扰能力有了进一步的提升。
如图2所示的8字形绕线结构的在片电感，跳线次数有3次之多，跳线次数越多，线圈上下层金属交叠面积就越大，由公式
图2所示的绕线结构的在片电感在两种不同电感值l情况下的q值大小如表2所示，此电感器的电磁仿真（inductoremsimulation）数据提供者为中芯国际smicfoundry，其中，inductor_v2_5表示电感器五，inductor_v2_6表示电感器六，ld@5.0ghz表示电感器工作在5.0ghz频率下对应的电感值，qd@5.0ghz表示电感器工作在5.0ghz频率下对应的品质因数。根据表2的数据可知，当vco工作频率为5.0ghz，电感器的电感值l6＝1.200nh时，对应的品质因数q6＝7.409，这么低q值的电感，也很难保障集成电路vco工作的稳定性和可靠性。
目前制作在片上集成电感通常采用螺旋式集成电感，由电感值l的计算公式：
因此，要提高q值，就必须对线圈的rc参数进行优化，即减少金属线圈本身的串联电阻r，增大衬底本身的电阻率，减少寄生电容，另外，rfic的vco在高频状态下工作（至少5ghz以上），涡流效应非常明显，从而导致集成电感q值严重下降。因此，需要采用某种手段来抑制涡流效应，最直接的方法就是采用高阻衬底（2κω．·cm），降低衬底的寄生效应，但这种方法与cmos和bicmos工艺不兼容，因为在cmos和bicmos工艺中，衬底的电阻率一般是不会超过30κω．·cm。因此，片上集成电感的q值都很低。
vco中的电感器（inductor）极容易耦合其他部分的inductor的噪声，而造成vco的输出频率不稳定，因此需要解决抗干扰能力差的问题。
技术实现要素：
本发明实施例的目的在于提供一种半导体片上集成的8字形电感结构，旨在解决在cmos和bicmos工艺中，衬底的电阻率低、制作高q值在片集成电感难的问题。
按照本发明的一个方面，提供了一种半导体片上集成的8字形电感结构，包括位于第一金属层的跳线金属带、位于第二金属层的第一螺旋线圈以及位于第二金属层的第二螺旋线圈，所述第一螺旋线圈和所述第二螺旋线圈的绕制的方向相同；所述第一螺旋线圈和所述第二螺旋线圈绕制的线圈数均至少为两圈，所述第一螺旋线圈的起点连接所述跳线金属带的第一端，所述第二螺旋线圈的起点连接所述跳线金属带的第二端，所述第一螺旋线圈的终点连接所述第二螺旋线圈的终点；所述第一螺旋线圈或所述第二螺旋线圈的最外侧的线圈上设置有开口，位于所述开口两端的线圈分别作为所述8字形电感结构的输入端和输出端。
优选地，所述第一螺旋线圈和所述第二螺旋线圈的绕制的方向均为从起点到终点顺时针绕制或从起点到终点逆时针绕制；所述起点位于所述第一螺旋线圈和所述第二螺旋线圈的最内侧的线圈上；所述终点位于所述第一螺旋线圈和所述第二螺旋线圈的最外侧的线圈上。
优选地，所述第一螺旋线圈和所述第二螺旋线圈绕制的线圈数相同。
优选地，所述第一金属层位于所述第二金属层的上方。
优选地，所述第一螺旋线圈的起点处设置有第一连接通孔，所述第二螺旋线圈的起点处设置有第二连接通孔；所述第一螺旋线圈的起点连接所述跳线金属带的第一端的部位为第一连接通孔，所述第二螺旋线圈的起点连接所述跳线金属带的第二端的部位为第二连接通孔。
优选地，所述8字形电感结构还包括多个连接点，所述多个连接点设置于所述第一螺旋线圈和所述第二螺旋线圈上，且关于所述跳线金属带成中心对称；所述第一螺旋线圈和所述第二螺旋线圈的材料包括第一金属和第二金属，所述第一金属的投影范围与所述第二金属的投影范围相同或所述第一金属的投影范围包含所述第二金属的投影范围，所述第一金属通过所述多个连接点与所述第二金属连接。
作为进一步优选地，所述第一金属的投影范围包含所述第二金属的投影范围为所述第一金属的部分投影范围与所述第二金属的投影范围相同。
优选地，所述第一螺旋线圈和所述第二螺旋线圈的材料为铜或铝。
作为进一步优选地，所述第一螺旋线圈和所述第二螺旋线圈的材料为铜。
优选地，所述跳线金属带的材料为铝或铜。
作为进一步优选地，所述跳线金属带的材料为铜。
本发明还提供了一种采用上述半导体片上集成的8字形电感结构的半导体结构，所述半导体结构包括第一金属层和第二金属层，所述第二金属层厚度为1.5µm~6µm；所述第二金属层包括第一子金属层或第一子金属层和与第一子金属层相邻的第二子金属层。
优选地，所述第二金属层厚度为3µm。
优选地，所述第一金属层为半导体结构的最高金属层，所述跳线金属带的材料为所述半导体结构的最高金属层的材料；所述第一子金属层为所述半导体结构的次高金属层；所述第一螺旋线圈和第二螺旋线圈包括第一金属，所述第一金属位于所述半导体结构的次高金属层，所述第一金属的材料为所述半导体结构的次高金属层的材料。
优选地，所述第二子金属层为半导体结构的次高金属层的下一层或最高金属层，所述第一螺旋线圈和所述第二螺旋线圈还包括第二金属，所述第二金属位于所述半导体结构的次高金属层的下一层或最高金属层，所述第二金属的材料为所述半导体结构的次高子金属层的下一层或最高金属层的材料。
作为进一步优选地，当所述第二子金属层为半导体结构的次高金属层的下一层时，所述第二金属位于所述半导体结构的次高金属层的下一层，所述第二金属的材料为所述半导体结构的次高金属层的下一层的材料，所述第一金属的投影范围与所述第二金属的投影范围相同。
作为进一步优选地，当所述第二子金属层为半导体结构的最高金属层时，所述第二金属位于所述半导体结构的最高金属层，所述第二金属的材料为所述半导体结构的最高金属层的材料，所述第一金属的部分投影范围与所述第二金属的投影范围相同。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，由于提高了半导体片上集成的8字形电感结构的q值并提高了半导体片上集成的8字形电感结构的抗干扰能力，能够取得下列有益效果。
1、本发明包括跳线金属带、第一螺旋线圈和第二螺旋线圈，所述第一螺旋线圈和所述第二螺旋线圈的绕制的方向相同，所述第一螺旋线圈的起点连接所述跳线金属带的第一端，所述第二螺旋线圈的起点连接所述跳线金属带的第二端，所述第一螺旋线圈的终点连接所述第二螺旋线圈的终点，即本发明的结构为一种8字形结构，且仅仅只有一次跳线，这样可以将跳线金属带与螺旋线圈间的连接电阻降到最小，使得本发明中的寄生电容也降到最小，根据品质因数的公式可知，参数r和c同时降低到最小时，q值将提高到最大，从而加强了集成电路vco的稳定性和可靠性，有效发挥了集成电路的性能；
所述第一螺旋线圈的终点所在的第一子圈上或所述第二螺旋线圈的终点所在的第二子圈上设置有开口，位于所述开口两端的线圈分别作为所述电感线圈的输入端和输出端，使得本发明的第一螺旋线圈和所述第二螺旋线圈的电流方向相反，使得当本发明内通入电流时，可以在第一螺旋线圈和第二螺旋线圈的线圈内部产生方向相反的磁场，从而减弱电感线圈本身产生的磁场对衬底的影响，同时也可以削弱来自同芯片的其它射频集成电路模块的电感所产生的磁场的干扰，有效抑制了vco工作时高频状态的涡流效应，增强了vco工作的稳定性和可靠性，大大提高了电感本申的q值，从而可以有效发挥集成电路的性能；
2、本发明的所述第一螺旋线圈和所述第二螺旋线圈绕制的线圈数相同，当有电流通过所述电感线圈时，第一螺旋线圈和第二螺旋线圈产生的磁场大小相等方向相反，线圈的中部产生的磁场相互抵消，提高了集成电感的抗干扰能力；
3、本发明的所述第一金属层高于所述第二金属层，可以减小跳线金属带对衬底的寄生电容；
4、本发明的跳线金属带与螺旋线圈的连接通孔数量少，仅有两个，可以降低本发明的寄生电容，保障通过电流最大，可以有效发挥集成电路的性能；
5、本发明的第一螺旋线圈和第二螺旋线圈的材料包括第一金属和第二金属，且第一金属的投影范围与所述第二金属的投影范围相同或所述第一金属的部分投影范围与所述第二金属的投影范围相同，并通过多个连接点连接，这样可以大大降低线圈本身的电阻值；
6、本发明的所述第一螺旋线圈和所述第二螺旋线圈的材料优选为铜，因为铜的导电性好，电阻率低，可以大大降低线圈本身的电阻值，从而提高电感器的q值；
7、本发明的所述跳线金属带的材料优选为铝或铜这样可以大大降低线圈本身的电阻值，提高电感器的q值；
8、本发明提供了一种采用上述片上集成电感结构的半导体结构，所述半导体结构包括第一金属层和第二金属层，优选地，所述第一金属层为半导体结构的最高金属层，所述第二金属层的第一子金属层为半导体结构的次高金属层，这样可以降低线圈对衬底的寄生电容和线圈本身的串联电阻；
9、本发明的另一种优选方案为所述第一金属层为半导体结构的最高金属层，所述第二金属层的第一子金属层为半导体结构的次高金属层，所述第二金属层的第二子金属层为半导体结构的次高金属层的下一层或最高金属层，这样可以大大降低线圈本身的电阻值，提高q值；
10、按照本发明的优选方案，所述第一螺旋线圈和所述第二螺旋线圈的材料为半导体结构的次高金属层的材料或半导体结构的次高金属层的材料以及次高金属层的下一层的材料的并行绕线，也或者为半导体结构的最高金属层的材料和次高金属层的材料的并行绕线，所述跳线金属带的材料为半导体结构的最高金属层的材料，这样可以大大降低线圈本身的电阻值，提高电感的q值。
附图说明
图1是现有技术中的螺旋式集成电感结构；
图2是现有技术中的8字形螺旋式集成电感结构；
图3是图2所示的8字形螺旋式集成电感结构的电路解析模型；
图4是本发明实施例中的半导体片上集成的8字形电感结构的完整图；
图5是本发明实施例中的半导体片上集成的8字形电感结构图；
图6是图5所示的绕线结构通入电流后产生的磁场的示意图；
图7是本发明实施例中的半导体片上集成的8字形电感结构的工作频率和电感值的关系图；
图8是本发明实施例中的半导体片上集成的8字形电感结构的工作频率和品质因数的关系图；
图9是本发明另一实施例中的半导体片上集成的8字形电感结构的工作频率和电感值的关系图；
图10是本发明实施例中的半导体片上集成的8字形电感结构的工作频率和品质因数的关系图；
图11是本发明实施例中的材料结构图。
在所有附图中，相同的附图标记用来表示相同的元件或结构，其中：
51-跳线金属带；52-第一螺旋线圈；53-第二螺旋线圈；54-开口；55-第一连接通孔；56-第二连接通孔。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明的各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明提供了一种半导体片上集成的8字形电感结构，包括跳线金属带51、第一螺旋线圈52以及第二螺旋线圈53，所述第一螺旋线圈52和所述第二螺旋线圈53的绕制的方向相同；所述第一螺旋线圈52包括多个第一子圈，所述第二螺旋线圈53包括多个第二子圈，所述第一螺旋线圈52的起点连接所述跳线金属带51的第一端，所述第二螺旋线圈53的起点连接所述跳线金属带51的第二端，所述第一螺旋线圈52的终点连接所述第二螺旋线圈53的终点；所述第一螺旋线圈52的终点所在的第一子圈上或所述第二螺旋线圈53的终点所在的第二子圈上设置有开口54，位于所述开口54两端的线圈分别作为所述电感线圈的输入端和输出端；即所述的片上集成电感包括一个跳线金属带51和两个电流流向相反的螺旋线圈，即所述的片上集成电感仅仅只有一次跳线，且两个螺旋线圈可以产生方向相反的磁场，这样不仅将跳线金属带51与螺旋线圈间的连接电阻和寄生电容降到最低，也减弱了电感自身产生的磁场对衬底的影响，同时也削弱了来自同芯片其他电路模块的电感所产生的磁场的干扰，有效抑制了vco工作时高频状态的涡流效应，q值得到提高，有效发挥了集成电路的性能。
所述第一螺旋线圈52绕制的线圈数的数量与所述第二螺旋线圈53绕制的线圈数的数量相同，所述第一螺旋线圈52绕制的线圈数的数量或所述第二螺旋线圈53绕制的线圈数的数量至少为2；所述第一螺旋线圈52绕制的线圈数的数量与所述第二螺旋线圈53绕制的线圈数的数量相同且其他参数相同的情况下，所述第一螺旋线圈52和所述第二螺旋线圈53就可以产生大小相等方向相反的磁场，使得所述片上集成电感结构的中部的磁场可以相互抵消，这样就可以大大增强vco工作的稳定性和可靠性，提高电感本身的q值。
所述第一螺旋线圈52的投影范围内不包含所述第二螺旋线圈53，即所述第一螺旋线圈52的多个第一子圈的投影范围可以相交，所述第二螺旋线圈53的多个第二子圈的投影范围可以相交，但所述第一螺旋线圈52绕制的线圈的投影范围和所述第二螺旋线圈53绕制的线圈的投影范围不相交。
所述第一螺旋线圈52的每个第一子圈或所述第二螺旋线圈53的每个第二子圈所在的投影范围内不包含其余第一子圈和其余第二子圈；即所述第一螺旋线圈52绕制的每个线圈和所述第二螺旋线圈53绕制的每个线圈的投影范围均不相交。
所述第一螺旋线圈52位于半导体结构的同一金属层，所述第二螺旋线圈53位于半导体结构的同一金属层，即所述第一螺旋线圈52和所述第二螺旋线圈53可以位于半导体结构的不同金属层；所述第一螺旋线圈52绕制的线圈可以位于半导体结构的不同金属层，所述第二螺旋线圈53绕制的线圈可以位于半导体结构的不同金属层。
所述半导体结构可以为收音机的fm芯片、蓝牙（bt）芯片、wife芯片和手机通讯芯片等无线通讯领域，本发明所述的电感结构主要应用于这些芯片的射频集成电路（rfic）的频率合成器（synthesizer）的压控振荡器（vco）模块中。
所述第一螺旋线圈52和所述第二螺旋线圈53位于半导体结构的同一金属层；这样可以大大减小片上集成电感本身的电阻值及寄生电容值，提高集成电感的q值及耐干扰性。
所述第一螺旋线圈52和所述第二螺旋线圈53可以位于半导体结构的相邻金属层，所述相邻金属层可以为次高金属层和次高金属层的下一层，也可以为最高金属层和次高金属层；当所述第一螺旋线圈52和所述第二螺旋线圈53可以位于半导体结构的最高金属层和次高金属层且跳线金属带51也位于最高金属层时，第一螺旋线圈52和第二螺旋线圈53在最高金属层的材料仅有一部分。
所述跳线金属带51所在半导体结构的金属层不包含所述第一螺旋线圈52和所述第二螺旋线圈53；即所述跳线金属带51所在的金属层可以高于所述第一螺旋线圈52和所述第二螺旋线圈53的金属层，也可以低于所述第一螺旋线圈52和所述第二螺旋线圈53的金属层。
所述跳线金属带51所在半导体结构的金属层高于所述第一螺旋线圈52和所述第二螺旋线圈53所在的金属层，这样是为了减小跳线金属带51对衬底的寄生电容。
所述片上集成电感结构还包括第一连接通孔55和第二连接通孔56，所述第一螺旋线圈52的起点连接所述第一连接通孔55的下表面，所述第一连接通孔55的上表面连接所述跳线金属带51的第一端；所述跳线金属带51的第二端连接所述第二连接通孔56的上表面，所述第二连接通孔56的下表面连接所述第二螺旋线圈53的起点；即说明本发明所述的片上集成电感可以仅包含两个连接通孔，这样可以保证连接通孔的电阻值达到最小，保障线圈的最大过电流能力，提高电感本身的q值。
所述第一螺旋线圈52和所述第二螺旋线圈53的材料为半导体结构的最高金属层和最大厚度的材料，是为了减小线圈对衬底的寄生电容和线圈本身的串联电阻。
所述跳线金属带51的材料为半导体结构的最高金属层和最大厚度的材料，是为了减小线圈对衬底的寄生电容和线圈本身的串联电阻。
所述第一螺旋线圈52和所述第二螺旋线圈53的材料为半导体结构的次高金属层的材料，当最高金属层的材料的金属厚度较薄时，可以选择半导体结构的次高层金属层的材料。
所述片上集成电感结构还包括多个连接点；所述多个连接点垂直设置于所述第一螺旋线圈52和所述第二螺旋线圈53上。
所述第一螺旋线圈52和所述第二螺旋线圈53的材料包括第一金属和第二金属，所述第一金属的投影范围与所述第二金属的投影范围相同或所述第一金属的部分投影范围与所述第二金属的投影范围相同，所述第一金属通过所述多个连接点与所述第二金属连接。
所述第一螺旋线圈52和所述第二螺旋线圈53的材料为半导体结构的不同金属层的不同材料组合，所述不同材料中的每一种材料的投影范围均相同，所述不同材料之间通过所述多个连接点连接。
所述第一螺旋线圈52和所述第二螺旋线圈53的材料为半导体结构的相邻金属层的相邻材料组合，所述相邻材料中的一种材料的投影范围与另一种材料的投影范围相同，所述相邻材料之间通过所述多个连接点连接；这样可以大大降低线圈本身的r值，有利于电感q值的提升。
所述第一螺旋线圈52和所述第二螺旋线圈53的材料为半导体结构的次高金属层的材料以及次高金属层的下一层的材料的并行绕线，所述次高金属层的材料以及次高金属层的下一层的材料通过所述多个连接点连接，这样可以大大降低线圈本身的电阻值，提高电感的q值。
所述第一螺旋线圈52和所述第二螺旋线圈53的材料为半导体结构的最高金属层的材料以及次高金属层的材料的并行绕线，所述最高金属层的材料以及次高金属层的材料通过所述多个连接点连接，这样可以大大降低线圈本身的电阻值，提高电感的q值。
所述第一螺旋线圈52和所述第二螺旋线圈53的材料为铜，因为铜的导电性好，电阻率低，可以大大降低线圈本身的电阻值，从而可以提高q值。
所述跳线金属带51的材料为铜，能够大大降低线圈本身的电阻值，从而可以提高q值；所述跳线金属带的材料也可以为铝。
所述跳线金属带51的材料和所述第一螺旋线圈52、第二螺旋线圈53的材料优先选择半导体结构的最高金属层以及次高金属层的材料，如果次高金属层的材料的厚度较薄，则所述第一螺旋线圈52和所述第二螺旋线圈53的材料可以选择次高金属层的材料和次高金属层的下一层的材料并行绕线；这样可以大大降低电感的电阻值以及寄生电容值，提高电感的q值。
所述电感结构为8字形。
根据本发明的具体实施例，本发明提供一种在射频集成电路（rfic）压控振荡器（vco）的工艺中，具有高q值，且耐干扰的片上集成电感，所述片上集成电感如图4所示，包括片上集成电感结构以及片上集成电感的衬底的隔离结构；在本实施例中，所述片上集成电感结构为本发明所述的半导体片上集成的8字形电感结构。
本发明只重点介绍片上集成电感结构，所述片上集成电感结构如图5所示。
在本具体实施例中，所述片上集成电感结构包括跳线金属带51、第一连接通孔55、第二连接通孔56以及位于同一平面的第一螺旋线圈52和第二螺旋线圈53，可以将上半部分线圈看做第一螺旋线圈52，将下半部分线圈看做第二螺旋线圈53，所述第一螺旋线圈52和所述第二螺旋线圈53绕制的线圈数均为两圈；第一螺旋线圈52和第二螺旋线圈53均从内向外绕制，绕制的方向均为顺时针方向；所述第一螺旋线圈52和所述第二螺旋线圈53的起点位于最内圈，终点位于最外圈，所述第一螺旋线圈52的起点通过第一连接通孔55连接所述跳线金属带51的第一端，所述第二螺旋线圈53的起点通过第二连接通孔56连接所述跳线金属带51的第二端，可以将跳线金属带51的上部端口看做第一端，第一端与第一螺旋线圈52的连接处的结构看做第一连接通孔55，将跳线金属带51的下部端口看做第二端，第二端与第二螺旋线圈53的连接处的结构看做第二连接通孔56；所述第一螺旋线圈52的终点连接所述第二螺旋线圈53的终点，在所述第二螺旋线圈53的最外圈的正下方处设置开口54，所述开口54的左边线圈设置为负极，即输出端，所述开口54的右边线圈设置为正极，即输入端；且跳线金属带51所在的半导体结构的金属层高于所述第一螺旋线圈52和所述第二螺旋线圈53所在的半导体结构的金属层。
跳线金属带51一般选择半导体结构的最高金属层，第一螺旋线圈52和第二螺旋线圈53一般选择半导体结构的次高金属层，或者选择半导体结构的次高金属层以及次高金属层的下一层，也或者选择半导体结构的次高金属层以及最高金属层；当所述第一螺旋线圈52和所述第二螺旋线圈53选择半导体结构的次高金属层以及次高金属层的下一层时，或者选择次高金属层以及最高金属层时，第一螺旋线圈52和第二螺旋线圈53的材料会包括第一金属和第二金属，所述第一金属位于次高金属层，第二金属位于次高金属层的下一层或最高金属层，且第一金属和第二金属通过多个连接点完全重叠连接，并行绕线。
图5所示的8字形片上集成电感结构相比普通的如图1所示的螺旋电感结构，其抗干扰能力强很多，由安培定则二（右手螺旋定则）可知：用右手握住通电螺旋管，让四指指向电流的方向，那么大拇指所指的那一端是通电螺旋管的n极，也就是电磁场b的方向，具体如图6所示，其中，plus表示正极，minus表示负极，i表示电流，b1表示上半部分线圈磁场，b2表示下半部分磁场。
8字形线圈上半部分绕线和下半部分绕线的电流i方向刚好相反，他们产生的电磁场b的方向也就刚好相反，即上半部分线圈产生的电磁场b1方向是垂直于芯片向下的，而下半部分线圈产生的磁场b2方向是垂直于芯片向上的。这样，在关于中心x轴方向上的电磁场强度大小相等，方向相反，相互抵消。一方面：减弱了电感自身产生的磁场b对衬底的影响；另一方面：可以削弱来自同芯片其他rfic模块的电感所产生磁场的干扰。有效抑制了vco工作时高频状态的涡流效应。即是有效地减小了电感内部的涡流所产生的热量，线圈温度稳定，那么线圈电阻值就恒定不变，由品质因数公式可知，当其他参数不变的情况下，r值不变，电感的q值就不会改变，这样就大大增强了vco工作的稳定性。因此，这种8字形在片绕线结构大大提升了电感本身的q值，也增加了集成电路vco工作的稳定性和可靠性，能有效发挥集成电路的性能。
本发明如图5所示的8字形片上集成电感结构，能够有效解决图1所示的电感的引发严重涡流效应的问题，又能解决图2所示的电感自身导致的rc增大的问题，有效提升了vco工作在高频状态时的稳定性和可靠性。
图5所示的8字形片上集成电感结构在不同电感值l情况下的q值大小如图7~10所示，图7和图8的电感器的电磁仿真（inductoremsimulation）数据提供者为中芯国际smicfoundry，其中，l表示电感值图，q表示品质因数图，图7表示电感器的工作频率freq（ghz）和亨利值henry（n）的关系图，图8表示电感器的工作频率freq（ghz）和品质因数的关系图；图9和图10的电感器的电磁仿真（inductoremsimulation）数据提供者为globalfoundries，其中，图9表示电感器的工作频率freq.ghz和品质因数q的关系图，图10表示电感器的工作频率freq.ghz和电感值l的关系图。根据图7的数据点m21和图8的数据点m3可知，当vco工作频率为5.0ghz，l＝1.2000nh时，q值能够高达14.340；根据图9的数据点m6和图10的数据点m7可知，当vco工作频率freq＝5.000ghz，l＝1.2000nh时，本发明的q值也能够高达14.060。
本发明的8字形片上集成电感结构的材料结构图如图11所示：
螺旋线圈所在的金属层为tm1。螺旋线圈所用材料一般选择芯片所用工艺制程中金属层较高，且金属厚度较厚的金属（厚度一般为3µm），是为了减小线圈对衬底的寄生电容c和线圈本身的串联电阻r。金属材质最好为cu，因为cu的导电性好，电阻率低。这样可以大大降低线圈本身的r值，从而提高电感器的q值。特殊情况下，如果所用工艺制程中tm1所用材料的厚度较薄，可选用比tm1还低一个层次的金属层的材料，例如，tm1为第六层m6，那么可同时选用比tm1低一个层次的金属层即为第五层m5，m6与m5完全重叠且并行绕线，也可选用比tm1高一个层次的最高金属层即第七层m7，m7与m6也是完全重叠且并行绕线一部分（因为m7的一部分还要做线圈的跳线使用，所以仅能使用其他部分作为线圈的绕线）。以上两种方法，都可大大降低线圈本身的r值，但这完全重叠的两层材料之间要有尽可能多的连接点。
跳线金属带51所在的金属层为tm2。一般选择比tm1更高的rdl层做跳线层，是为了减小对其衬底的寄生电容c，rdl的材质一般为al或cu，该金属层的所用金属较厚，能够大大减小线圈本身的r值，有利于电感器q值的提升。
一般在本领域技术中，如果芯片工艺制程使用7层金属，即半导体结构的金属层为7层，那么，螺旋线圈所在的金属层tm1会选择次高层金属层，螺旋线圈所用的材料一般也为次高层金属层所用的材料，一般为金属层为6层的厚cu，或者，选择金属层为6层的金属材料和金属层为5层的金属材料并行绕线；更或者，也可以选择金属层为6层的金属材料和金属层为7层的金属材料并行绕线一段距离。跳线金属带51所在的金属层tm2一般选用金属层为7层的厚al或厚cu的rdl层，具体情况可根据芯片工艺制程中，总共使用的金属层次来定。
连接螺旋线圈和跳线金属带的结构为连接通孔，即螺旋线圈所在金属层tm1和跳线金属带51所在金属层tm2之间的连接通孔为tv。为了保证绕螺旋线圈和跳线金属带51能够更好地连接，降低连接通孔tv的r值以及电感本身的寄生电容值，保障线圈的最大过电流能力，需要连接通孔的数量达到最小，即本发明中连接通孔个数为两个；连接螺旋线圈两层材料的结构为连接点，可根据需要，适当的选择连接点个数，以降低线圈本身的电阻值。
本发明解决了在cmos和bicmos工艺中，衬底的电阻率低，制作高q值在片电感难的问题。
本发明的这种8字形片上集成电感的独特绕线结构，耐干扰能力强。能够有效地抑制vco工作时高频状态下引发的涡流效应。
本发明的这种8字形片上集成电感的绕线结构，仅仅只有一次跳线，这样可以将跳线金属带51与螺旋线圈的连接电阻r降到最小，片上集成电感结构的寄生电容c也降到最小，由品质因数公式可知，参数r和c同时降低到最小，那么q值将提升到最大化，从而加强了集成电路vco的稳定性和可靠性，有效发挥了集成电路的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。