制造半导体元件的方法与流程

本揭露是关于半导体元件的制造方法。

背景技术：

非晶硅，亦称为α-Si，是应用于诸如场效应晶体管、太阳能电池、薄膜晶体管、图像传感器和微电子机械系统的各种电子装置中的材料。

在鳍状场效应晶体管(finFET)的制造期间，栅极堆叠最初包含非晶硅和/或多晶硅。在执行与鳍状场效应晶体管相关联的各种处理之后，随后移除非晶硅和/或多晶硅并用导电材料代替。

技术实现要素：

本揭露内容的一方面，提供一种制造半导体元件的方法，包含下列步骤：沉积硅层于基板上。移除一部分的硅层以形成栅极堆叠。执行氢处理于栅极堆叠上，其中氢处理是用于诱导硅原子的迁移。

附图说明

当与附图一起阅读时，从以下详细描述中可以更好地理解本公开的各方面。值得注意的是，按照行业的标准做法，并没有按比例绘制各种特征。事实上，为了清楚的讨论，可以任意地增加或减少各种特征的尺寸。

图1是根据一个或多个实施例中具有硅层的半导体装置的横剖面图；

图2是根据一个或多个实施例中制造半导体装置的方法的流程图；

图3A至图3E是根据一个或多个实施例中制造半导体装置的不同阶段的横剖面图；

图4是根据一个或多个实施例中半导体装置的横剖面图；

图5是根据一个或多个实施例中半导体装置的横剖面图；

图6是根据一个或多个实施例中半导体装置的横剖面图。

具体实施方式

以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或示例。下面描述组件、数值、步骤、材料、排列等的具体示例以简化本公开。这些仅仅是示例，而不是限制性的。其它组件、数值、步骤、材料、排列等是须被考虑的。例如，在接下来的描述中，在第二特征之上形成第一特征可以包含其中第一特征和第二特征的形成为直接接触的实施例，并且还可以包含在第一特征和第二特征之间形成额外特征的实施例，使得第一特征和第二特征可能不是直接接触的。此外，本公开可以重复各种示例中的附图标记和/或字母。此重复是为了简单和清楚的目的，本身并不规定所讨论的各种实施例和/或配置之间的关系。

此外，在本文中使用诸如“下”、“上”等之类的空间相对术语，以便于描述如图示中一个元件或特征与另一个元件或特征的关系。空间相对术语旨在包含除了附图所示的取向以外的装置的不同取向的使用或步骤。

集成电路(IC)行业经历了快速增长。半导体材料和设计的技术进步已经产生了几代集成电路，其中每新一代皆具有比上一代更小和更复杂的电路。非晶硅或多晶硅被广泛用于制造各种电路设计的主动元件和被动元件，包含记忆体、振荡器、限流电阻、静电放电(electrostatic discharge,ESD)保护或阻抗匹配。在一些情况下，所制造的电阻器透过掺杂非晶硅堆叠以实现目标电阻。尽管使用非晶硅或多晶硅降低了制造成本，但由于装置的几何尺寸缩小，电性能变得更加敏感。例如，来自非晶硅周围材料的多个突起填充了非晶硅的空隙。这些突起增加了装置的预期功能与装置的实际性能之间的偏差。进行氢处理以诱导硅原子的迁移，以便在形成栅极间隔物之前修复空隙。因此，与未经氢处理形成的装置相比，使用氢处理形成的装置能够提高电性的均匀性，从而提高了制造成品率。

图1是根据一个或多个实施例的半导体装置100的横剖面图。半导体装置100包含基板110、第一部件120A、第二部件120B、第三部件120C(统称为部件120)、多个栅极堆叠130A-130C(统称为栅极堆叠130)、间隔物140、源极/漏极特征150、蚀刻停止层160和层间介电质(inter-layer dielectric,ILD)170。半导体装置100还包含从基板110延伸的多个鳍状结构111。隔离结构112与鳍状结构111相邻。在部分实施例中，至少一个隔离结构112位于相邻的鳍状结构111之间。鳍状结构111沿第一方向平行配置，隔离结构112沿第一方向隔离鳍状结构111。在一些实施例中，隔离结构112在垂直于第一方向的第二方向上隔离两个鳍状结构111。在至少一个实施例中，隔离结构112被称为浅沟槽隔离(shallow trench isolation,STI)特征。隔离结构112包含介电材料，例如氧化硅、氮化硅或另一种合适的材料。鳍状结构111的顶表面在隔离结构112的顶表面之上。

基板110包含块体半导体材料，例如硅、锗、硅锗、碳化硅、III-V族化合物或其它合适的材料。在一些实施例中，基板110是绝缘体上硅(silicon on insulator,SOI)基板或蓝宝石上硅(silicon on sapphire,SOS)基板。在一些实施例中，基板100包含与鳍状结构111相同的材料。在一些实施例中，基板100包含与鳍状结构111不同的材料。

在一些实施例中，第一部件120A被称为主动元件，例如鳍状场效应晶体管，第二部件120B被称为第一被动元件，例如电容器，并且第三部件120C被称为第二被动元件，如电阻器。第一部件120A和第二部件120B在鳍状结构111之上，第三部件120C在隔离结构112上。在一些实施例中，第一部件120A和第二部件120B在相同的鳍状结构111上。在一些实施例中，第一部件120A和第二部件120A部件120B在不同的鳍状结构111上。本领域普通技术人员将意识到，在某些情况下，第三部件120C在鳍状结构111之上。例如，在第二被动元件是电阻器的一些实施例中，第三部件120C在鳍状结构111和隔离结构112两者上延伸。在一些实施例中，附加部件，例如二极管、双极性接面型晶体管(bipolar junction transistor)、三栅极场效应晶体管(tri-gate field effect transistor)、栅极全环场效应晶体管(gate-all-around field effect transistor)、保险丝或电感器，将根据各种集成电路设计要求在基板110上。本领域普通技术人员将理解，在部件120是平面部件的一些实施例中，部件120直接形成在基板110的顶表面上方。

栅极堆叠130在鳍状结构111和隔离结构112之上。在一些实施例中，每个栅极堆叠130包含多个层，例如介电层、非结晶层和硬掩模层。在一些实施例中，介电层包含氧化硅层。在一些实施例中，非结晶层包含非晶硅层、非晶硅锗层或非晶锗层。在一些实施例中，硬掩模包含氮化硅层和氧化物层，例如等离子增强氧化物(plasma-enhanced oxide,PEOX)。作为另一实施例，每个栅极堆叠130包含多晶层，例如多晶硅层或多晶硅锗层。在一些实施例中，每个栅极堆叠130包含单层，例如非晶硅层或多晶硅层。每个栅极堆叠130的顶表面与彼此的栅堆叠顶表面共面。在每个栅极堆叠130包含多个层的一些实施例中，第三部件120C的硅层的厚度大于第一部件120A或第二部件120B的硅层的厚度，因为鳍状结构111的顶表面高于隔离结构112的顶表面。在一些实施例中，每个栅极堆叠130包含与彼此的栅极堆叠相同的材料。在一些实施例中，至少一个栅极堆叠130包含与至少一个其它栅极堆叠130不同的材料。

间隔物140在基板110上并且沿着栅极堆叠130的侧壁。间隔物140具有D形、I形或L形，以限定轻掺杂的漏极(lightly doped drain,LDD)区域，以帮助避免热载子注入(hot carrier injection,HCI)。在一些实施例中，间隔物140包含单个介电层，例如氧化硅、氮化硅、氮氧化硅或其它合适的材料。在一些实施例中，间隔物140包含多个介电层，例如氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)结构。基于轻掺杂漏极区域的各种要求，间隔物140的厚度范围为约100埃至约500埃。在一些情况下，间隔物140更大或更小的厚度将会导致装置性能的偏差。

至少一部分的源极/漏极特征150位于鳍状结构111中，并且在栅极堆叠130A的相对两侧。在一些实施例中，源极/漏极特征150是鳍状结构111上的n型掺杂区域或p型掺杂区域。在一些实施例中，源极/漏极特征150是生长在鳍状结构111的凹部中的磊晶材料，例如硅锗或碳化硅。磊晶材料被配置为对第一部件120A的通道区域施加压缩/拉伸应力，以便改善载子迁移率。在一些实施例中，源极/漏极特征150是掺杂的磊晶材料。

蚀刻停止层160覆盖并沿着鳍状结构111、隔离结构112、栅极堆叠130、间隔物140和源极/漏极特征150。在一些实施例中，蚀刻停止层160也被称为接触蚀刻停止层(contact etch stop layer,CESL)。蚀刻停止层160包含具有与随后形成的介电材料(例如层间介电质170)不同的蚀刻选择性的材料。在一些实施例中，蚀刻停止层160包含一个介电层，例如氮化硅层、氮氧化硅层、碳氮化硅、硅氮化硼或其他合适的材料。在一些实施例中，蚀刻停止层包含多个介电层，例如碳化硅层和碳氮化硅层的组合。

层间介电质170位于蚀刻停止层160之上并且围绕栅极堆叠130。层间介电质170也称为ILD0。在一些实施例中，层间介电质170包含一个介电层，例如氧化硅、氮化硅、未掺杂硅玻璃(undoped silicate glass,USG)、硼硅酸盐玻璃(boro-silicate glass,BSG)、四乙氧基硅烷(tetraethyl orthosilicate,TEOS)或其它合适的介电材料。在一些实施例中，层间介电质170包含低介电常数(低k)材料，例如介电常数低于3的材料。在一些实施例中，层间介电质170包含极低k(extreme low-k,ELK)材料，例如介电常数低于2.6的材料。在一些实施例中，层间介电质170包含多个介电层，例如未掺杂硅玻璃和硼硅酸盐玻璃。

图2是根据一个或多个实施例的制造半导体装置的方法200的流程图。本领域普通技术人员将理解，在某些情况下，可以在图2所示的方法200之前、期间和/或之后执行附加步骤。

方法200包含形成栅极堆叠的步骤210，例如图1中的栅极堆叠130A-130C。牺牲层形成在基板上，例如图1中的基板110上。在一些实施例中，覆盖的牺牲层形成在鳍状结构和隔离结构之上。牺牲层也围绕鳍状结构形成。牺牲层的形成包含沉积制程，例如化学气相沉积(chemical vapor deposition,CVD)或另一合适的方法。牺牲层包含非晶硅、多晶硅、非晶锗、它们的组合或另一种合适的材料。在牺牲层包含硅的一些实施例中，在牺牲层内和牺牲层的表面处会产生例如空隙的缺陷。缺陷的形成是因为并非牺牲层中所有的硅原子皆为四重配位(fourfold coordinated)，亦即并非每个硅原子皆与四个相邻原子中的每一个共享其四价电子中的每一个，因此有一些硅原子具有悬键(dangling bonds)。在牺牲层包含非晶硅的一些实施例中，变形的硅-硅键(distorted silicon-silicon bonds)会产生空隙。在牺牲层是晶体的一些实施例中，由于电中性不稳定而产生诸如肖特基缺陷(Schottky divacancy)或佛伦克尔缺陷(Frenkel divacancy)。在一些实施例中，在随后的蚀刻制程期间，会产生空隙或甚至加剧空隙的产生。在蚀刻制程之后露出的空隙将被随后沉积制程所使用的介电材料填充，从而降低半导体装置的步骤性能。在一些实施例中，在形成牺牲层之后进行平坦化处理，例如化学机械平坦化(chemical mechanical polish,CMP)。在一些实施例中，在平坦化处理之后，牺牲层的厚度范围为约150纳米(nm)至约200纳米。

栅极介电层形成在基板和牺牲层之间。电介层的形成包含热氧化、沉积制程，例如原子层沉积(atomic layer deposition,ALD)、或其组合。在一些实施例中，栅极介电层包含氧化硅、氮化硅、其组合或另一种合适的材料。在一些实施例中，栅介电层包含高k介电材料，例如氧化铪、硅酸铪、氧化钽铪、锆酸铪、氧化钛、氧化锆、硅酸锆或其组合。基于使用的各种介电材料，栅极介电层的厚度范围为约10埃至约50埃。

在一些实施例中，在牺牲层上形成硬掩模层。硬掩模层的形成包含诸如化学气相沉积或物理气相沉积(physical vapor deposition,PVD)的沉积。硬掩模层包含氧化硅、氮化硅、氮氧化硅、碳化硅、其组合或另一种合适的材料。在至少一个实施例中，硬掩模层在氮化硅层上并包含氮化硅层和等离子增强氧化物层。等离子增强氧化物层的厚度为约60nm至约120nm，氮化硅层的厚度为约10nm至约30nm。在一些情况下，较大的硬掩模层厚度减小了晶体管的栅极高度，导致对通道区域的应力不足。在一些情况下，较小的硬掩模层厚度增加图案化失败的风险。随后，一部分的硬掩模层透过微影制程图案化并透过蚀刻制程移除。在鳍状结构和/或隔离结构上形成至少一个栅极堆叠。

方法200继续步骤220，其中在栅极堆叠上执行氢处理。为了减少栅极堆叠表面的空隙，使用含氢材料以诱导例如硅原子迁移，以修复硅-硅键。氢处理包含退火处理或等离子处理。在氢处理是退火制程的一些实施方案中，将室温升至约400度摄氏至约1200度摄氏的温度。在某些情况下，较高的温度会增加对栅极堆叠的损坏风险。在一些情况下，较低的温度不足以引起硅原子的迁移。退火过程的持续时间为约5秒至约1小时。在某些情况下，更长的持续时间会增加对栅极堆叠造成损害的风险。在某些情况下，较短的持续时间不足以修复硅-硅键。本领域普通技术人员将理解，持续时间与温度相关。例如，跟较低的温度比起来，较高的温度需要较短的持续时间。

在进行低压氢处理的一些实施方案中，在约50托(Torr)至约150托的压力下使用含氢气体，例如氢气、三原子氢或硅烷。在进行大气压氢处理的一些实施方案中，在约760托下使用含氢气体，例如浓度为约1％至约10％的氢气。在氢处理是等离子处理的一些实施例中，射频(radio frequency,RF)功率被控制在从大约200瓦特(watts)到大约800瓦特的范围内，持续时间为大约5秒到大约300秒。在某些情况下，更大的射频功率或更长的持续时间会增加对栅极堆叠的损害风险。在某些情况下，更小的射频功率或更短的持续时间不足以修复键结。

方法200继续步骤230，其中间隔物，例如图1中的间隔物140，沿栅极堆叠的侧壁形成。在一些实施例中，在形成间隔物之前执行轻掺杂的漏极注入制程。间隔物的形成包含沉积制程和蚀刻制程。间隔物包含一种或多种介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅或其它合适的材料。在一些实施例中，当间隔物包含氧化硅和氮化硅时，蚀刻制程包含非等向性蚀刻，例如，使用二氟甲烷和/或四氟甲烷作为蚀刻剂气体的干蚀刻来对氧化硅和氮化硅进行图案化。接下来，沉积材料的水平部分被移除，而沉积材料沿着栅极堆叠的侧壁的垂直部分保持为L形或D形。由于空隙已被氢处理修复，因此间隔物和栅极堆叠之间的界面基本上没有由间隔物延伸到栅极堆叠中的突起。这些突起的材料是由间隔物的最内部决定。例如，当间隔物由氮化硅制成时，突起包含氮化硅。另一实施例，当间隔物具有氧化物-氮化物-氧化物结构时，突起包含氧化硅。在一些实施例中，间隔物包含直接与栅极堆叠和一部分的鳍状结构和/或隔离结构接触的衬垫层。

方法200继续可选的步骤232，其中源极/漏极特征(例如，图1中的源极/漏极特征150)形成在栅极堆叠的相对两侧，例如图1中的栅极堆叠130A。在一些实施例中其中源极/漏极特征用于将应变施加到晶体管的通道区域，部分的鳍状结构被移除以形成与间隔物相邻的凹槽。凹槽完全在鳍状结构内。在晶体管是平面晶体管的一些实施例中，透过移除部分的基板以形成凹槽。凹槽的形成包含蚀刻制程，例如湿蚀刻或干蚀刻。接下来，透过使用一种或多种半导体材料填充凹槽以进行磊晶生长。基于晶体管的导电类型选择半导体材料。在一些实施例中，源极/漏极特征在磊晶生长的混合过程和植入过程中独立地形成。在一些实施例中，源极/漏极特征透过使用植入制程独立地形成。在形成源极/漏极特征之后，执行硅化处理来硅化源极/漏极特征的顶部。在一些实施例中，源极/漏极特征在栅极替换制程之后形成。

方法200继续步骤240，其中层间介电质，例如图1中的层间介电质170，形成在栅极堆叠和间隔物上方。在形成层间介电质之前，蚀刻停止层共形地(conformally)形成在栅极堆叠、间隔物、源极/漏极特征和鳍状结构之上。蚀刻停止层用于在形成接触开口期间保护下面的栅极堆叠和源极/漏极特征。蚀刻停止层的形成包含沉积制程，例如化学气相沉积、物理气相沉积或原子层沉积。蚀刻停止层包含介电材料，例如氮化硅层、氮氧化硅层、碳氮化硅、氮化硼硅或其它合适的材料。在一些实施例中，蚀刻停止层透过使用应变材料向晶体管的通道区域施加应力。

之后，层间介电质形成在蚀刻停止层上方和栅极堆叠之间。层间介电质的形成包含沉积制程，例如化学气相沉积、物理气相沉积、高密度等离子(high density plasma,HDP)、旋涂沉积(spin-on deposition,SOD)、原子层沉积或其它合适的制程。层间介电质包含介电材料，例如氧化硅、氮化硅、未掺杂硅玻璃、硼硅酸盐玻璃、四乙氧基硅烷、其它合适的材料和/或它们的组合。基于栅极堆叠的栅极高度，层间介电质具有约90nm至约500nm的厚度。在某些情况下，更大的厚度增加了制造成本和加工时间。较小的厚度导致栅极堆叠的覆盖不足。形成层间介电质后是平坦化处理，例如化学机械平坦化制程、蚀刻制程或用于除去层间介电质的多余部分并可产生层间介电质的平面顶表面的另一合适制程。在栅极堆叠包含硬掩模层的一些实施例中，在平坦化处理期间去除整个硬掩模层和间隔物的上部。牺牲材料，例如非晶硅，用作平坦化停止层。平面顶表面有助于提高后续微影制程的精度。

方法200继续执行栅极替换处理的可选步骤250。在一些实施例中，基于各种集成电路设计要求，在栅极替换过程中使用导电材料以改善电阻-电容(resistance-capacitance,RC)产品。在一些实施例中，栅极替换处理也称为后栅极制程(gate last process)。透过使用蚀刻制程在间隔物之间形成沟槽，以完全除去剩余的牺牲材料。在移除过程之后，间隔物的侧壁基本上是光滑的。在一些实施例中，也透过相同或不同的蚀刻制程去除栅极介电层。接下来，在沟槽中形成界面层和高k介电层。高k介电层的形成包含沉积制程，例如原子层沉积、化学气相沉积、热氧化或其它合适的制程。界面层用于改善硅表面(例如鳍状结构)和高k介电层之间的界面。界面层包含氧化硅、氮氧化硅或其它合适的材料。界面层的厚度范围为约3埃至约10埃。在一些情况下，更大的厚度减小了高k介电层的间隔。在一些情况下，较小的厚度增加了制造难度。

随后，沟槽被功函数层和填充金属层填充。功函数层和填充金属层的形成包含诸如物理气相沉积、原子层沉积、化学气相沉积或其它合适制程的沉积制程。基于晶体管的导电性选择功函数层。例如，在n型晶体管中，功函数层包含钨、钴、铬、铪、钽、氮化钽、铝、钛或钼；在p型晶体管中，功函数层包含钨、钴、铬、氧化钌、氮化钨、铱或铂。在一些实施例中，功函数层具有U形并位于高k介电层和填充金属层之间。填充金属层包含钨、铝、铜或其他合适的材料。

在一些实施例中，方法200中包含额外的步骤，例如基于主动元件或被动元件的各种功能的井区注入。作为另一实施例，在形成牺牲材料之前形成包含氮化钛或氮化钽的屏障或保护。在一些实施例中，方法200的步骤顺序被修改。例如，金属栅极的形成是在层间介电质的沉积之前进行。在一些实施例中，同时执行方法200的多个步骤。例如，在一些实施例中，同时执行步骤210和步骤220，即氢处理是在栅极堆叠形成期间的原位制程。

图3A至图3E是根据一个或多个实施例的制造半导体装置300的各个阶段的横剖面图。半导体装置300包含与半导体装置100相似的元件，并且相似元件的最后两位数字相同。图3A是遵循步骤210的半导体装置300的横剖面图。半导体装置300包含基板310、鳍状结构311、隔离结构312、第一部件320A、第二部件320B和第三部件320C(共同地称为部件320)。在至少一个实施例中，第一部件320A是鳍状场效应晶体管，第二部件320B是电容器，第三部件320C是电阻器。每个部件320包含一栅极堆叠330A、330B、330C(统称为栅极堆叠330)，并且每个栅极堆叠330包含栅极介电层331、硅层332、氮化硅333和氧化物层334。第三部件320C中的硅层332的厚度大于第一部件320A中的硅层332的厚度，因为鳍状结构311的顶表面在隔离结构312的顶表面之上。每个栅极堆叠330的顶表面与彼此的栅极堆叠的顶表面是共平面的。在一些实施例中，硅层332包含非晶硅。在一些实施例中，硅层包含多晶硅。在一些实施例中，栅极堆叠330包含锗，例如，硅层332被锗层代替。在硅层的沉积和/或蚀刻制程期间，空隙335会产生于硅层332内和/或硅层332的表面上。

图3B是在步骤220之后的半导体装置300的横剖面图。执行氢处理380以引起硅原子的迁移并修复空隙335。栅极堆叠330的侧壁基本上没有空隙，并且在氢处理380之后是平滑的。

图3C是在步骤230之后的半导体装置300的横剖面图。间隔物340沿着栅极堆叠330的侧壁形成。

图3D是在步骤240之后的半导体装置300的横剖面图。源极/漏极特征350形成在鳍状结构311中。半导体装置300还包含蚀刻停止层360和层间介电质370。

图3E是步骤240之后的半导体装置300的横剖面图。应用平坦化处理以暴露硅层332并移除间隔物340与蚀刻停止层360的上部。在一些实施例中，接触开口是形成在层间介电质370中，然后用导电材料填充以形成接触塞。

图4是根据一个或多个实施例的半导体装置400的横剖面图。半导体装置400包含与半导体装置100相似的元件，并且相似元件的最后两位数字相同。半导体装置400包含第一部件420A、第二部件420B和第三部件420C(统称为部件420)。每个部件420包含栅极堆叠430A、430B、430C(统称为栅极堆叠430)，并且每个栅极堆叠430包含界面层491、高k介电层492、功函数层493和金属层494。在一些实施例中，每个栅极堆叠430包含与彼此的栅极堆叠相同的结构材料。在一些实施例中，至少一个栅极堆叠430包含与另一个栅极堆叠不同的结构材料。

图5是根据一个或多个实施例的半导体装置500的横剖面图。半导体装置500包含与半导体装置100类似的元件，并且相似元件的最后两位数字相同。半导体装置500包含第一部件520A、第二部件520B和第三部件520C(统称为部件520)。每个部件520包含栅极堆叠530A、530B、530C。在一些实施例中，第一部件520A是场效应晶体管，栅极堆叠530A包含金属层594；第二部件520B是电容器，其中栅极堆叠530B和鳍状结构511作为两个电极并且栅极介电层531作为绝缘体；第三部件520C是具有硅层532的电阻器。在一些实施例中，栅极堆叠530B包含比界面层591B、高k介电层592B和功函数层593B更多或更少的层。

图6是根据一个或多个实施例的半导体装置600的横剖面图。半导体装置600包含类似于半导体装置100的元件，并且相似元件的最后两位数字相同。半导体装置600包含第一部件620A、第二部件620B和第三部件620C(统称为部件620)。每个部件620包含栅极堆叠630A、630B、630C。半导体装置600包含第二部件620B。第二部件620B是电容器。与半导体装置500相比，硅层632和鳍状结构611作为两个电极，而栅极介电层631作为绝缘体。本领域普通技术人员将理解，基于电路设计，在一些实施例中，栅极堆叠630B包含硅层632，而栅极堆叠630C包含高k层和金属层以形成高k金属栅极(high-k metal gate,HKMG)电阻。

在没有氢处理以诱导迁移和协调硅键的情况下，由硅沉积制程和/或蚀刻制程所产生的空隙会导致在间隔物制程期间形成突起。这些突起在栅极替换过程之后仍然维持。对于具有引起硅层变化的突起的半导体结构，此装置的电性能将偏离设计的电性能。因此，透过增加氢处理，电性能的偏差被最小化或避免，以提高生产率。

本揭露的一个方面涉及制造半导体元件的方法。此方法包含在基板上沉积硅层，移除一部分的硅层以形成栅极堆叠，以及在栅极堆叠上执行氢处理以修复堆叠结构中的多个空隙。

于一实施例中，执行氢处理包含将室温升至约400度摄氏至约1200度摄氏的温度。

于一实施例中，执行氢处理包含将室压调节至约50托至约760托的压力。

于一实施例中，执行氢处理包含处理栅极堆叠的持续时间约5秒至约1小时。

于一实施例中，沉积硅层包含沉积一非晶硅层或一多晶硅层于基板上。

于一实施例中，执行氢处理包含执行一原位氢处理于沉积硅层期间。

于一实施例中，执行氢处理包含暴露栅极堆叠于氢、三原子氢或硅烷。

于一实施例中，方法还包含沉积一停止层于硅层上，以及沉积一硬掩模层于停止层上。

于一实施例中，方法还包含形成多个间隔物沿着栅极堆叠的侧壁，沉积一层间介电质于栅极堆叠、间隔物和基板上，移除栅极堆叠以在层间介电质中形成一开口；以及使用一介电材料和一金属材料填充开口。

于一实施例中，方法还包含添加锗原子于沉积步骤期间。

本揭露的另一方面涉及制造半导体集成电路的方法。此方法包含在鳍状结构上形成介电层，在介电层上沉积非晶硅层，在非晶硅层上沉积硬掩模层，图案化硬掩模层以形成第一堆叠结构和第二堆叠结构，以及对所述第一堆叠结构和所述第二堆叠结构进行氢处理。

于一实施例中，进行氢处理包含进行一氢热退火处理，以温度约400度摄氏至约1200度摄氏且持续时间约5秒至约1小时。

于一实施例中，进行氢处理包含进行一氢等离子处理，以射频功率约200瓦特至约800瓦特且持续时间为约5秒至约300秒。

于一实施例中，方法还包含沉积非晶硅层于一隔离特征上，图案化硬掩模层，以及移除另一部分的非晶硅层和另一部分的介电层以形成一第三堆叠结构。

于一实施例中，方法还包含形成多个间隔物沿着第一堆叠结构与第二堆叠结构的侧壁，以及形成多个源极/漏极特征于第一堆叠结构的相对两侧，其中第二堆叠结构的相对两侧和第三堆叠结构的相对两侧没有源极/漏极特征。

于一实施例中，方法还包含形成一蚀刻停止层于第一堆叠结构、源极/漏极特征、第二堆叠结构和第三堆叠结构上，接着沉积一层间介电质于蚀刻停止层上，以及平坦化介电层。

于一实施例中，方法还包含移除第一堆叠结构于层间介电层中，以形成一第一开口，以及使用一介电层和一导电层填充第一开口。

于一实施例中，方法还包含移除第二堆叠结构于层间介电层中，以形成一第二开口，以及使用一介电层和一导电层填充第二开口。

于一实施例中，方法还包含移除第三堆叠结构于层间介电层中，以形成一第三开口，以及使用一介电层和一导电层填充第三开口。

本揭露的另一方面涉及集成电路装置。集成电路装置包含鳍状结构上的栅极堆叠。栅极堆叠具有介电层和金属层。集成电路装置还包含沿着栅极堆叠的侧壁的间隔物。间隔物和介电层之间的界面基本上不含氮化硅突起。

上述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开内容用作设计或修改用于执行本文介绍的实施例的相同目的和/或实现相同优点的其它过程和结构的基础。本领域技术人员还应该意识到，这种等同的结构不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在此进行各种改变，替换和变更。