半导体结构及其形成方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。

一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，Static Random Access Memory)、动态随机存储器(DRAM，Dynamic Random Access Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。

然而，现有技术所形成半导体器件中静态随机存储器的性能有待进一步提高，使得半导体器件的整体性能较差。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，优化SRAM的电学性能，从而提高所形成半导体器件的整体性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括N型逻辑区、P型逻辑区、以及相邻的上拉晶体管区和下拉晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区，以及用于形成第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区，以及用于形成第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；在所述N型逻辑区、P型逻辑区、上拉晶体管区和下拉晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层；去除所述N型逻辑区、下拉晶体管区和第二P型阈值电压区的第一功函数层；在剩余所述第一功函数层和暴露出的栅介质层上形成第二功函数层；去除所述第二N型阈值电压区的第二功函数层；在剩余所述第二功函数层上以及暴露出的第二N型阈值电压区的栅介质层上形成N型功函数层；在所述N型功函数层上形成栅电极层。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括N型逻辑区、P型逻辑区、以及相邻的上拉晶体管区和下拉晶体管区，其中，所述N型逻辑区包括：具有第一N型器件的第一N型阈值电压区，以及具有第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：具有第一P型器件的第一P型阈值电压区，以及具有第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；栅介质层，位于所述N型逻辑区、P型逻辑区、上拉晶体管区和下拉晶体管区的部分基底上；第一功函数层，位于所述第一P型阈值电压区和上拉晶体管区的栅介质层上；第二功函数层，位于所述第一N型阈值电压区的栅介质层上、第二P型阈值电压区的栅介质层上、下拉晶体管区的栅介质层上、以及第一P型阈值电压区和上拉晶体管区的第一功函数层上；N型功函数层，位于所述第二功函数层和第二N型阈值电压区的栅介质层上；栅电极层，位于所述N型功函数层上。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在剩余所述第一功函数层和暴露出的栅介质层上形成第二功函数层后，保留所述下拉晶体管区的第二功函数层，因此后续形成N型功函数层时，在所述下拉晶体管区的第二功函数层上形成所述N型功函数层；相比在所述下拉晶体管区仅形成N型功函数层的方案，本发明所述第二功函数层覆盖所述上拉晶体管区和下拉晶体管区交界处的第一功函数层侧壁表面，还覆盖上拉晶体管区第一功函数层顶部表面，所述第二功函数层增加了后续所形成N型功函数层中金属离子至所述上拉晶体管区第一功函数层的扩散路径，逐渐削弱所述金属离子的扩散程度，从而减小所述金属离子对所述上拉晶体管区第一功函数层性能的影响；且所述上拉晶体管区和下拉晶体管区交界处的第二功函数层未经历刻蚀等工艺影响，所述第二功函数层的质量良好；由于上拉晶体管区器件的电学性能主要受到靠近沟道区的第一功函数层的影响，因此，一方面，可以避免对上拉晶体管区器件的电学性能产生不良影响；另一方面，可以避免不同器件金属离子扩散程度不一致的问题，从而可以改善SRAM中上拉晶体管区器件和下拉晶体管区器件不匹配度的问题，进而可以优化SRAM的电学性能，提高所形成半导体器件的整体性能。

可选方案中，在剩余所述第一功函数层和暴露出的栅介质层上形成第一功函数材料层后，去除所述第二N型阈值电压区的第一功函数材料层之前，在所述第一功函数材料层上形成阻挡层，所述第一功函数材料层、阻挡层和第二功函数材料层用于构成所述第二功函数层；所述阻挡层的材料为TaN、TiSiN或TaSiN，所述阻挡层具有良好的阻挡离子扩散能力，因此可以提高所述第二功函数层用于削弱所述金属离子至所述上拉晶体管区第一功函数层的扩散程度的效果。

本发明提供一种半导体结构，所述半导体结构中的第二功函数层不仅位于上拉晶体管区的第一功函数层上，还位于下拉晶体管区的栅介质层上；也就是说，所述第二功函数层位于所述上拉晶体管区和下拉晶体管区交界处第一功函数层的侧壁表面，还位于所述上拉晶体管区第一功函数层的顶部表面；由于所述半导体结构中的N型功函数层位于所述第二功函数层上，因此相比下拉晶体管区仅包括N型功函数层的半导体结构，本发明所述第二功函数层增加了所述N型功函数层中金属离子至所述上拉晶体管区第一功函数层的扩散路径，逐渐削弱所述金属离子的扩散程度，从而减小所述金属离子对所述上拉晶体管区第一功函数层性能的影响，由于上拉晶体管区器件的电学性能主要受到靠近沟道区的第一功函数层的影响，一方面，可以避免对上拉晶体管区器件的电学性能产生不良影响；另一方面，可以避免不同器件金属离子扩散程度不一致的问题，从而可以改善SRAM中上拉晶体管区器件和下拉晶体管区器件之间不匹配度的问题，进而可以优化SRAM的电学性能，提高半导体器件的整体性能。

附图说明

图1是一种半导体结构的形成方法对应的剖面结构示意图；

图2至图13是本发明半导体结构的形成方法一实施例中各步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，半导体器件中静态随机存储器(SRAM，Static Random Access Memory)的性能有待提高。参考图1，示出了一种半导体结构的形成方法对应的剖面结构示意图，结合所述形成方法分析SRAM性能有待提高的原因。

所述形成方法包括：提供基底，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11，所述衬底10包括用于形成下拉晶体管的下拉晶体管区I以及用于形成上拉晶体管的上拉晶体管区II，且所述下拉晶体管区I和上拉晶体管区II为相邻区域；形成横跨所述下拉晶体管区I和上拉晶体管区II鳍部11的P型功函数层13，所述P型功函数层13还覆盖所述鳍部11的侧壁表面和顶部表面；去除所述下拉晶体管区I的P型功函数层13；形成横跨所述下拉晶体管区I鳍部11的N型功函数层14，所述N型功函数层14还覆盖所述下拉晶体管区I的鳍部11侧壁表面和顶部表面，且所述N型功函数层14还覆盖所述上拉晶体管区II的P型功函数层13表面。

但是，由于形成所述N型功函数层14的步骤中，所述N型功函数层14覆盖所述P型功函数层13的侧壁(如图1中区域A所示)，因此所述N型功函数层14中的金属离子容易通过所述P型功函数层13的侧壁，沿平行于衬底10的方向，直接横向扩散进所述P型功函数层13中，扩散路径如图1中虚线箭头15表示，从而对所述P型功函数层13的性能造成不良影响；所述扩散路径较短，因此所述金属离子对靠近上拉晶体管区II沟道区的P型功函数层13的性能影响较大，而上拉晶体管的电学性能主要受到靠近沟道区的P型功函数层13的作用影响，进而容易造成所形成SRAM的电学性能低下，半导体器件的整体性能较差。此外，由于不同器件金属离子的扩散程度不一致，还容易导致SRAM中上拉晶体管和下拉晶体管的不匹配度(mismatch)问题较为严重。

为了解决所述技术问题，本发明在剩余所述第一功函数层和暴露出的栅介质层上形成第二功函数层后，保留所述下拉晶体管区的第二功函数层，因此后续形成N型功函数层时，在所述下拉晶体管区的第二功函数层上形成所述N型功函数层；相比在所述下拉晶体管区仅形成N型功函数层的方案，本发明所述第二功函数层覆盖所述上拉晶体管区和下拉晶体管区交界处的第一功函数层侧壁表面，还覆盖上拉晶体管区第一功函数层顶部表面，所述第二功函数层增加了后续所形成N型功函数层中金属离子至所述上拉晶体管区第一功函数层的扩散路径，逐渐削弱所述金属离子的扩散程度，从而减小所述金属离子对所述上拉晶体管区第一功函数层性能的影响；且所述上拉晶体管区和下拉晶体管区交界处的第二功函数层未经历刻蚀等工艺影响，所述第二功函数层的质量良好；由于上拉晶体管区器件的电学性能主要受到靠近沟道区的第一功函数层的影响，因此，一方面，可以避免对上拉晶体管区器件的电学性能产生不良影响；另一方面，可以避免不同器件金属离子扩散程度不一致的问题，从而可以改善SRAM中上拉晶体管区器件和下拉晶体管区器件不匹配度的问题，进而可以优化SRAM的电学性能，提高所形成半导体器件的整体性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图13是本发明半导体结构的形成方法一实施例中各步骤对应的剖面结构示意图。

参考图2，提供基底，所述基底包括N型逻辑区(未标示)、P型逻辑区(未标示)、以及相邻的上拉晶体管区I和下拉晶体管区II，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区11，以及用于形成第二N型器件的第二N型阈值电压区(未标示)，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区(未标示)，以及用于形成第二P型器件的第二P型阈值电压区21，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压。

本实施例所形成的半导体结构包括逻辑器件以及SRAM器件。因此，所述N型逻辑区为后续形成N型逻辑器件提供工艺平台；所述P型逻辑区为后续形成P型逻辑器件提供工艺平台；所述上拉晶体管区I为后续形成上拉晶体管提供工艺平台；所述下拉晶体管区II为后续形成下拉晶体管提供工艺平台。其中，所述上拉晶体管区I为PMOS区域，所述下拉晶体管区II为NMOS区域。

需要说明的是，所述基底还包括传送门晶体管区III，所述传送门晶体管区III为后续形成传送门晶体管提供工艺平台，所述传送门晶体管区III为NMOS区域。其中，所述上拉晶体管区I、下拉晶体管区II以及传送门晶体管区III为存储区，为后续形成静态随机存储器(SRAM)提供工艺平台。

所述N型逻辑区包括若干个N型阈值电压区。具体地，所述第一N型阈值电压区11为N型标准阈值电压区(SVT，Standard VT)11；所述第二N型阈值电压区包括：N型超低阈值电压区(ULVT，Ultra-low VT)13以及N型低阈值电压区(LVT，Low VT)12。

所述N型逻辑区中各区域所形成的N型逻辑器件的阈值电压由低至高的排序为：N型超低阈值电压区13、N型低阈值电压区12、第一N型阈值电压区11。所述N型逻辑区还能够包括N型高阈值电压区(HVT，High VT)(图未示)、N型输入输出器件区(IO，Input Output)(图未示)。

所述P型逻辑区包括若干个P型阈值电压区。具体地，所述第一P型阈值电压区包括：P型超低阈值电压区23以及P型低阈值电压区22；所述第二P型阈值电压区21为P型标准阈值电压区21。

所述P型逻辑区中各区域所形成的P型逻辑器件的阈值电压由低至高的排序为：P型超低阈值电压区23、P型低阈值电压区22、第二P型阈值电压区21。所述P型逻辑区还能够包括P型逻辑高阈值电压区(图未示)、P型输入输出器件区(图未示)。

本实施例以所形成的半导体结构为鳍式场效应管为例，因此提供基底的步骤中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。

在另一实施例中，所形成的半导体结构为平面晶体管，相应的，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。

所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

具体地，形成所述衬底100和鳍部110的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层(图未示)；以所述硬掩膜层为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部110。

本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的硬掩膜层。所述硬掩膜层的材料为氮化硅，后续在进行平坦化处理工艺时，所述硬掩膜层顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部110顶部的作用。

继续参考图2，需要说明的是，形成所述衬底100和鳍部110后，所述形成方法还包括：在所述鳍部110暴露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101的顶部低于所述鳍部110的顶部。

所述隔离结构101作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

具体地，形成所述隔离结构101的步骤包括：在所述鳍部110露出的衬底100上填充满隔离材料，所述隔离材料顶部高于所述硬掩膜层(图未示)顶部；研磨去除高于所述硬掩膜层顶部的隔离材料，形成隔离膜；回刻蚀部分厚度的所述隔离膜，暴露出所述鳍部110的顶部以及部分侧壁，形成所述隔离结构101；去除所述硬掩膜层。

还需要说明的是，还包括步骤：对所述P型逻辑区以及上拉晶体管区I所对应的基底进行N型阱区掺杂处理，在所述P型逻辑区以及上拉晶体管区I的基底内形成N型阱区(图未示)；对所述N型逻辑区、下拉晶体管区II以及传送门晶体管区III所对应的基底进行P型阱区掺杂处理，在所述N型逻辑区、下拉晶体管区II以及传送门晶体管区III的基底内形成P型阱区(图未示)。

此外，由于后续在同一步骤中形成所述N型超低阈值电压区13和N型低阈值电压区12所对应的功函数层，而所述N型超低阈值电压区13的器件阈值电压小于所述N型低阈值电压区12的器件阈值电压，因此形成所述隔离膜后，回刻蚀部分厚度的所述隔离膜之前，所述形成方法还包括：对所述N型超低阈值电压区13所对应的基底进行第一N型阈值调节掺杂(VT Implant)处理，对所述N型低阈值电压区12所对应的基底进行第二N型阈值调节掺杂处理。具体地，所述第一N型阈值调节掺杂处理和第二N型阈值调节掺杂处理的掺杂离子为N型离子，N型离子包括P、As或Sb，所述第一N型阈值调节掺杂处理的掺杂浓度小于所述第二N型阈值调节掺杂处理的掺杂浓度。

由于后续在同一步骤中形成所述P型超低阈值电压区23和P型低阈值电压区22所对应的功函数层，而所述P型超低阈值电压区23的器件阈值电压小于所述P型低阈值电压区22的器件阈值电压，因此形成所述隔离膜后，回刻蚀部分厚度的所述隔离膜之前，所述形成方法还包括：对所述P型超低阈值电压区23所对应的基底进行第一P型阈值调节掺杂(VT Implant)处理，对所述P型低阈值电压区22所对应的基底进行第二P型阈值调节掺杂处理。具体地，所述第一P型阈值调节掺杂处理和第二P型阈值调节掺杂处理的掺杂离子为P型离子，P型离子包括B、Ga或In，所述第一P型阈值调节掺杂处理的掺杂浓度小于所述第二P型阈值调节掺杂处理的掺杂浓度。

结合参考图3，本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gate last)的工艺，形成半导体结构的栅极结构。因此形成所述隔离结构101后，所述形成方法还包括：在所述N型逻辑区(未标示)、P型逻辑区(未标示)、上拉晶体管区I、下拉晶体管区II以及传送门晶体管区III的基底上形成伪栅结构120。

所述伪栅结构120为后续形成半导体结构的栅极结构占据空间位置。具体地，形成横跨所述鳍部110的伪栅结构120，且所述伪栅结构120覆盖所述鳍部110的部分顶部表面和部分侧壁表面。

本实施例中，所述伪栅结构120横跨所述N型逻辑区、P型逻辑区、上拉晶体管区I、下拉晶体管区II以及传送门晶体管区III。在其他实施例中，各区域的伪栅结构还可以为相互分立。

所述伪栅结构120为单层结构或叠层结构。所述伪栅结构120包括伪栅层；或者所述伪栅结构120包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。

形成所述伪栅结构120后，所述形成方法还包括：在所述伪栅结构120两侧的鳍部110内形成源漏掺杂区(图未示)。具体地，在各区域伪栅结构120两侧的鳍部110内形成各晶体管的源漏掺杂区。

结合参考图4，形成所述源漏掺杂区后，去除所述伪栅结构120(如图3所示)。

本实施例中，可以采用干法刻蚀工艺、湿法刻蚀工艺或SiCoNi刻蚀系统，刻蚀去除所述伪栅结构120。

需要说明的是，在去除所述伪栅结构120之前，所述形成方法还包括：在所述伪栅结构120露出的基底上形成层间介质层(图未示)，所述层间介质层露出所述伪栅结构120的顶部。

参考图5，在所述N型逻辑区(未标示)、P型逻辑区(未标示)、上拉晶体管区I和下拉晶体管区II的部分基底上形成栅介质层102。

所述基底还包括传送门晶体管区III，因此形成栅介质层102的步骤中，所述栅介质层102还形成于所述传送门晶体管区III的部分基底上。

本实施例中，所述栅介质层102包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。具体地，形成所述栅介质层102的步骤中，所述栅介质层102横跨所述鳍部110，且覆盖所述鳍部110的部分顶部表面和侧壁表面。

所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与鳍部110之间的界面态密度，且避免所述高k栅介质层与鳍部110直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。

本实施例中，采用氧化工艺形成所述界面层，所形成的界面层仅位于暴露出的鳍部110顶部表面和侧壁表面。在其他实施例中，还可以采用沉积工艺形成所述界面层，例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，所形成的界面层还位于所述隔离结构上。

所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO₂。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。形成所述高k栅介质层的工艺可以为化学气相沉积、物理气相沉积或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述高k栅介质层，使所述高k栅介质层具有良好的台阶覆盖性。

需要说明的是，形成所述栅介质层102后，所述形成方法还包括：对所述基底进行退火处理(图未示)。

所述退火处理用于对所述栅介质层102进行修复，有利于提高所述栅介质层102的致密度。

本实施例中，所述退火处理可以为尖峰退火处理或激光退火处理。为了达到提高所述栅介质层102致密度的工艺效果，且为了避免对所述基底内已掺杂离子的分布产生不良影响，所述退火处理的参数需控制在合理范围内。

本实施例中，所述尖峰退火处理的参数包括：退火温度为850℃至900℃，压强为一个标准大气压；所述激光退火处理的参数包括：退火温度为900℃至1000℃，压强为一个标准大气压。

在其他实施例中，对所述基底进行退火处理的步骤还可以包括：对所述基底进行尖峰退火处理；完成所述尖峰退火处理后，对所述基底进行激光退火。通过先进行温度较低的尖峰退火处理，再进行温度较高的激光退火的方式，可以避免掺杂离子发生钝化的问题。

参考图6，在所述栅介质层102上形成第一功函数层310。

具体地，在所述N型逻辑区(未标示)、P型逻辑区(未标示)、上拉晶体管区I和下拉晶体管区II的栅介质层102上形成所述第一功函数层310。所述基底还包括传送门晶体管区III，因此形成所述第一功函数层310的步骤中，所述第一功函数层310还形成于所述传送门晶体管区III的栅介质层102上。

所述第一功函数层310作为后续所形成第一P型器件和上拉晶体管所对应功函数层的一部分，用于调节所述第一P型器件和上拉晶体管所对应晶体管的阈值电压。因此后续仅保留所述P型超低阈值电压区23、P型低阈值电压区22和上拉晶体管区I的第一功函数层310。

所述第一功函数层310的材料为P型功函数材料，P型功函数材料的功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述第一功函数层310的材料可以为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种，形成所述第一功函数层310的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

本实施例中，所述第一功函数层310的材料为TiN；通过原子层沉积工艺形成所述第一功函数层310，从而使所述第一功函数层310具有良好的台阶覆盖性。

所述第一功函数层310的厚度根据所述第一P型器件和上拉晶体管的阈值电压而定。本实施例中，所述第一功函数层310的厚度为至

参考图7，去除所述N型逻辑区(未标示)、下拉晶体管区II和第二P型阈值电压区21的第一功函数层310。

通过去除所述N型逻辑区(未标示)、下拉晶体管区II和第二P型阈值电压区21的第一功函数层310，为后续在所述N型逻辑区(未标示)、下拉晶体管区II和第二P型阈值电压区21上形成较薄的功函数层提供工艺基础。本实施例中，根据实际工艺需求，还去除所述传送门晶体管区III的第一功函数层310，为后续在所述传送门晶体管区III上形成较薄的功函数层提供工艺基础。

具体地，去除所述第一功函数层310的步骤包括：在所述P型超低阈值电压区23、P型低阈值电压区22和上拉晶体管区I的第一功函数层310上形成第一图形层210；以所述第一图形层210为掩膜，采用第一刻蚀工艺，去除位于所述N型逻辑区(未标示)、下拉晶体管区II、传送门晶体管区III和第二P型阈值电压区21的第一功函数层310，露出所述栅介质层102；去除所述第一图形层210。

本实施例中，所述第一图形层210的材料为光刻胶，完成所述第一刻蚀工艺之后，采用湿法刻蚀或灰化工艺去除所述第一图形层210。

本实施例中，所述第一刻蚀工艺为湿法刻蚀工艺，从而可以减小所述第一刻蚀工艺对所述栅介质层102的刻蚀损耗。由于所述第一功函数层310的材料为TiN，因此所述第一刻蚀工艺所采用的刻蚀溶液为NH₄OH、H₂O₂和水的混合溶液(SC1溶液)或者NH₄、H₂O₂和水的混合溶液或者HCl、H₂O₂和水的混合溶液(SC2溶液)。在其他实施例中，所述第一刻蚀工艺还可以为干法刻蚀工艺，或干法刻蚀和湿法刻蚀相结合的工艺。

结合参考图8至图11，在剩余所述第一功函数层310和暴露出的栅介质层102上形成第二功函数层(未标示)；去除所述第二N型阈值电压区(未标示)的第二功函数层。

所述第二功函数层作为后续P型逻辑区、上拉晶体管区I、第一N型阈值电压区11和下拉晶体管区II所对应功函数层的一部分，用于调节后续所形成第一P型器件、第二P型器件、上拉晶体管、第一N型器件和下拉晶体管的阈值电压。因此后续将保留所述P型逻辑区、上拉晶体管区I、第一N型阈值电压区11和下拉晶体管区II的第二功函数层。

本实施例中，所述第二功函数层为叠层结构，以下将结合附图对形成所述第二功函数层以及去除所述第二N型阈值电压区(未标示)第二功函数层的步骤做详细说明。

参考图8，在剩余所述第一功函数层310和暴露出的栅介质层102上形成第一功函数材料层320。

为了更好地提高工艺兼容性，本实施例中，所述第一功函数材料层320与所述第一功函数层310的材料相同。因此本实施例中，所述第一功函数材料层320的材料为TiN；通过原子层沉积工艺形成所述第一功函数材料层320，从而使所述第一功函数材料层320具有良好的台阶覆盖性。对所述第一功函数材料层320的描述请参考前述第一功函数层310的相应描述，在此不再赘述。

所述第一功函数材料层320的厚度根据所述第一功函数层310的厚度、以及后续所形成第一P型器件、第二P型器件、上拉晶体管、第一N型器件和下拉晶体管的阈值电压而定。本实施例中，所述第一功函数材料层320的厚度为至

需要说明的是，形成所述第一功函数材料层320后，所述形成方法还包括：在所述第一功函数材料层320上形成阻挡层(图未示)。

本实施例中，所述阻挡层的材料为TaN，形成所述阻挡层的工艺为原子层沉积工艺，所形成阻挡层具有良好的台阶覆盖性。在其他实施例中，所述阻挡层的材料还可以为TiSiN或TaSiN，形成工艺还可以为物理气相沉积工艺或化学气相沉积工艺。

一方面，所述阻挡层的材料也为P型功函数材料，所述阻挡层后续用于调节P型超低阈值电压区23所对应晶体管的阈值电压；由于晶体管的阈值电压主要受到靠近沟道区位置处功函数层的影响，且TiN材料的等效功函数值小于TaN材料的等效功函数值，因此通过使所述第一功函数层310形成于所述P型超低阈值电压区23的栅介质层102上，使所述阻挡层形成于所述第一功函数层310上的形成方式，有利于将所述P型超低阈值电压区23所对应晶体管的阈值电压调整至工艺目标值，从而易于获得较小的阈值电压。

另一方面，所述阻挡层用于阻挡后续所形成N型功函数层中金属离子的扩散，所述阻挡层可以提高所述第二功函数层用于削弱所述金属离子至所述上拉晶体管区I第一功函数层310的扩散程度的效果，减小所述金属离子向P型逻辑区和上拉晶体管区I所对应功函数层内扩散的可能性，从而避免对所形成第一P型器件、第二P型器件和上拉晶体管的电学性能产生不良影响，尤其是与所述下拉晶体管区II相邻的上拉晶体管区I所对应的上拉晶体管。

需要说明的是，所述阻挡层的厚度不宜过小，也不宜过大。如果所述阻挡层的厚度过小，相应阻挡金属离子的能力越差；如果所述阻挡层的厚度过大，一方面，容易导致过多占据后续膜层的形成空间，不利于后续膜层的形成质量，另一方面，所述阻挡层的材料也为P型功函数材料，相应对后续各区域功函数层的等效功函数值的影响过大。因此，本实施例中，所述阻挡层的厚度为至

参考图9，去除所述第二N型阈值电压区(未标示)的第一功函数材料层320，暴露出所述第二N型阈值电压区的栅介质层102。

对NMOS区域而言，所形成晶体管的阈值电压与功函数层的厚度相关，且功函数层的厚度越大，阈值电压也相应越大；由于所述第一N型阈值电压区11基底用于形成第一N型器件的，所述第二N型阈值电压区基底用于形成第二N型器件的，且所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压，因此通过去除所述第二N型阈值电压区的第一功函数材料层320，为后续在所述第二N型阈值电压区的栅介质层102上形成较薄的功函数层提供工艺基础。

本实施例中，根据实际晶体管性能需求，去除所述第二N型阈值电压区的第一功函数材料层320的步骤中，还去除所述传送门晶体管区III的第一功函数材料层320，为后续在所述传送门晶体管区III的栅介质层102上形成较薄的功函数层提供工艺基础。

具体地，去除所述第一功函数材料层320的步骤包括：在所述第一N型阈值电压区11、P型逻辑区(未标示)、上拉晶体管区I和下拉晶体管区II的第一功函数材料层320上形成第二图形层220；以所述第二图形层220为掩膜，采用第二刻蚀工艺，去除位于所述第二N型阈值电压区和传送门晶体管区III的第一功函数材料层320，露出所述栅介质层102；去除所述第二图形层220。

本实施例中，所述第二图形层220的材料为光刻胶，完成所述第二刻蚀工艺之后，采用湿法刻蚀或灰化工艺去除所述第二图形层220。

本实施例中，所述第二刻蚀工艺为湿法刻蚀工艺。由于所述第一功函数材料层320和所述第一功函数层310的材料同为TiN，因此对所述第二刻蚀工艺的描述可参考前述第一刻蚀工艺的相关描述，在此不再赘述。

需要说明的是，由于所述第一功函数材料层320上形成有阻挡层(图未示)，因此去除所述第二N型阈值电压区的第一功函数材料层320之前，所述形成方法还包括：去除所述第二N型阈值电压区的阻挡层。

具体地，去除所述第一功函数材料层320之前，去除所述第二N型阈值电压区和传送门晶体管区III的阻挡层。

本实施例中，采用湿法刻蚀工艺去除所述阻挡层。在其他实施例中，去除所述阻挡层的工艺还可以为干法刻蚀工艺，或者，干法刻蚀和湿法刻蚀相结合的工艺。

参考图10，在剩余所述第一功函数材料层320和第二N型阈值电压区(未标示)的栅介质层102上形成第二功函数材料层330，所述第一功函数材料层320和第二功函数材料层330用于构成所述第二功函数层(未标示)。

为了更好地提高工艺兼容性，本实施例中，所述第二功函数材料层330与所述第一功函数层310的材料相同。因此本实施例中，所述第二功函数材料层330的材料为TiN；通过原子层沉积工艺形成所述第二功函数材料层330，从而使所述第二功函数材料层330具有良好的台阶覆盖性。对所述第二功函数材料层330的描述请参考前述第一功函数层310的相应描述，在此不再赘述。

因此，形成所述第二功函数材料层330的步骤中，所述第二功函数材料层330还形成于所述传送门晶体管区III的栅介质层102上。

需要说明的是，由于所述第一功函数材料层320上形成有阻挡层(图未示)，因此形成所述第二功函数材料层330的步骤中，在剩余所述阻挡层、第二N型阈值电压区的栅介质层102上、以及所述传送门晶体管区III的栅介质层102上形成所述第二功函数材料层330。

本实施例中，所述第一功函数材料层320、阻挡层和第二功函数材料层330用于构成所述第二功函数层。

所述第二功函数材料层330的厚度根据所述第一功函数层310的厚度、和第一功函数材料层320的厚度而定，还根据后续所形成第一P型器件、第二P型器件、上拉晶体管、第一N型器件、下拉晶体管和传送门晶体管的阈值电压而定。本实施例中，所述第二功函数材料层330的厚度为至

参考图11，形成所述第二功函数材料层330后，去除所述第二N型阈值电压区(未标示)的所述第二功函数材料层330。

由于所述第二功函数层包括第一功函数材料层320和第二功函数材料层330，因此去除所述第二N型阈值电压区的所述第二功函数材料层330后，即达到去除所述第二N型阈值电压区的第二功函数层的工艺效果。

在其他实施例中，还可以在所述第二N型阈值电压区栅介质层上形成所述第一功函数材料层和第二功函数材料层之后，再依次去除所述第二功函数材料层和第一功函数材料层。

本实施例中，去除所述第二N型阈值电压区的所述第二功函数材料层330时，保留所述传送门晶体管区III的第二功函数材料层330。

一方面，所述第二功函数材料层330用于对所述传送门晶体管区III的栅介质层102起到保护作用，防止后续所形成N型功函数层中的金属离子扩散至所述传送门晶体管区III的栅介质层102内，从而可以避免对所形成传送门晶体管产生不良影响；另一方面，所述第二功函数材料层330还作为所述传送门晶体管区III所对应功函数层的一部分，用于调节后续所形成传送门晶体管的阈值电压。

具体地，去除所述第二功函数材料层330的步骤包括：在所述第一N型阈值电压区11、P型逻辑区、上拉晶体管区I、下拉晶体管区II和传送门晶体管区III的第二功函数材料层330上形成第三图形层230；以所述第三图形层230为掩膜，采用第三刻蚀工艺，去除位于所述N型超低阈值电压区13和N型低阈值电压区12的第二功函数材料层330，露出所述栅介质层102；去除所述第三图形层230。

本实施例中，所述第三图形层230的材料为光刻胶，完成所述第三刻蚀工艺之后，采用湿法刻蚀或灰化工艺去除所述第三图形层230。

本实施例中，所述第三刻蚀工艺为湿法刻蚀工艺。由于所述第二功函数材料层330和所述第一功函数层310的材料同为TiN，因此对所述第三刻蚀工艺的描述可参考前述第一刻蚀工艺的相关描述，在此不再赘述。

参考图12，在剩余所述第二功函数层(未标示)上以及暴露出的第二N型阈值电压区(未标示)栅介质层102上形成N型功函数层400。

本实施例中，所述N型功函数层400还形成于所述传送门晶体管区III的第二功函数材料层330上。所述N型功函数层400作为后续N型逻辑区、下拉晶体管区II和传送门晶体管区III所对应功函数层的一部分，用于调节后续所形成第一N型器件、第二N型器件、下拉晶体管和传送门晶体管的阈值电压。所述N型功函数层400还可以用于调节P型逻辑区和上拉晶体管区I所对应晶体管的阈值电压。

所述N型功函数层400为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层400的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述N型功函数层400。

本实施例中，所述N型功函数层400的材料为TiAlC；形成所述N型功函数层400的工艺为原子层沉积工艺，从而使所述N型功函数层400具有良好的台阶覆盖性。

所述N型功函数层400的厚度根据所述第一功函数层310的厚度、第一功函数材料层320的厚度以及第二功函数材料层330的厚度而定，还根据所第一P型器件、第二P型器件、上拉晶体管、第一N型器件、第二N型器件、下拉晶体管和传送门晶体管的阈值电压而定。本实施例中，所述N型功函数层400的厚度为至

因此，本实施例中，所述第一N型阈值电压区11的第二功函数层(未标示)和N型功函数层400用于调节所形成第一N型器件的阈值电压；所述第二N型阈值电压区(未标示)的N型功函数层400用于调节所形成第二N型器件的阈值电压；所述下拉晶体管区II的第二功函数层和N型功函数层400用于调节所形成下拉晶体管的阈值电压；所述传送门晶体管区III的第二功函数材料层330和N型功函数层400用于调节所形成传送门晶体管的阈值电压；所述第二P型阈值电压区21的第二功函数层和N型功函数层400用于调节所形成第二P型器件的阈值电压；所述第一P型阈值电压区(未标示)的第一功函数层310、第二功函数层和N型功函数层400用于调节所形成第一P型器件的阈值电压；所述上拉晶体管区I的第一功函数层310、第二功函数层和N型功函数层400用于调节所形成上拉晶体管的阈值电压。

参考图13，在所述N型功函数层400上形成栅电极层500。

本实施例中，所述栅电极层500还形成于所述传送门晶体管区III的N型功函数层400。

本实施例中，所述栅电极层500横跨所述第一N型阈值电压区11、第二N型阈值电压区(未标示)、第一P型阈值电压区(未标示)、第二P型阈值电压区21、上拉晶体管区I、下拉晶体管区II和传送门晶体管区III。在其他实施例中，位于所述第一N型阈值电压区11、第二N型阈值电压区、第一P型阈值电压区、第二P型阈值电压区21、上拉晶体管区I、下拉晶体管区II和传送门晶体管区III上的栅电极层500还能够相互独立。

本实施例中，所述栅电极层500的材料可以包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种。

具体地，形成所述栅电极层500的步骤包括：在所述第一N型阈值电压区11、第二N型阈值电压区、第一P型阈值电压区、第二P型阈值电压区21、上拉晶体管区I、下拉晶体管区II和传送门晶体管区III的N型功函数层400上形成栅电极膜，所述栅电极膜顶部高于所述层间介质层(图未示)顶部；研磨去除高于所述层间介质层顶部的栅电极膜，形成所述栅电极层500。

本实施例中，在剩余所述第一功函数层310(如图11所示)和暴露出的栅介质层102(如图11所示)上形成第二功函数层(未标示)后，保留所述下拉晶体管区II的第二功函数层，因此后续形成N型功函数层400时，在所述下拉晶体管区II的第二功函数层上形成所述N型功函数层400；相比在所述下拉晶体管区仅形成N型功函数层的方案，本发明所述第二功函数层覆盖所述上拉晶体管区I和下拉晶体管区II交界处(如图13中区域B所示)的第一功函数层310侧壁表面，还覆盖上拉晶体管区I第一功函数层310顶部表面，所述第二功函数层增加了所述N型功函数层400中金属离子至所述上拉晶体管区I第一功函数层310的扩散路径，逐渐削弱所述金属离子的扩散程度，从而减小所述金属离子对所述上拉晶体管区I第一功函数层310性能的影响；且所述上拉晶体管区I和下拉晶体管区II交界处的第二功函数层未经历刻蚀等工艺影响，所述第二功函数层的质量良好；由于上拉晶体管区I器件的电学性能主要受到靠近沟道区的第一功函数层的影响，一方面，可以避免对所形成上拉晶体管的电学性能产生不良影响；另一方面，可以避免不同器件金属离子扩散程度不一致的问题，从而可以改善SRAM中上拉晶体管和下拉晶体管不匹配度(mismatch)的问题，进而可以优化SRAM的电学性能，提高所形成半导体器件的整体性能。

相应的，本发明还提供一种半导体结构。继续参考图13，示出了本发明半导体结构一实施例的剖面结构示意图。所述半导体结构包括：

基底，所述基底包括N型逻辑区(未标示)、P型逻辑区(未标示)、以及相邻的上拉晶体管区I和下拉晶体管区II，其中，所述N型逻辑区包括：具有第一N型器件的第一N型阈值电压区11，以及具有第二N型器件的第二N型阈值电压区(未标示)，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：具有第一P型器件的第一P型阈值电压区(未标示)，以及具有第二P型器件的第二P型阈值电压区21，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；

栅介质层102，位于所述N型逻辑区、P型逻辑区、上拉晶体管区I和下拉晶体管区II的部分基底上；

第一功函数层310，位于所述第一P型阈值电压区和上拉晶体管区I的栅介质层102上；

第二功函数层(未标示)，位于所述第一N型阈值电压区11的栅介质层102上、第二P型阈值电压区21的栅介质层102上、以及第一P型阈值电压区和上拉晶体管区I的第一功函数层310上；

N型功函数层400，位于所述第二功函数层和第二N型阈值电压区的栅介质层102上；

栅电极层500，位于所述N型功函数层400上。

本实施例中，所述半导体结构包括逻辑器件以及SRAM器件。所述N型逻辑区基底上具有N型逻辑器件；所述P型逻辑区基底上具有P型逻辑器件；所述上拉晶体管区I基底I上具有上拉晶体管；所述下拉晶体管区II基底上具有下拉晶体管。其中，所述上拉晶体管区I为PMOS区域，所述下拉晶体管区II为NMOS区域。

需要说明的是，所述基底还包括传送门晶体管区III，所述传送门晶体管区III基底上具有传送门晶体管，所述传送门晶体管区III为NMOS区域。其中，所述上拉晶体管区I、下拉晶体管区II以及传送门晶体管区III为存储区。

所述N型逻辑区包括若干个N型阈值电压区。具体地，所述第一N型阈值电压区11为N型标准阈值电压区(SVT，Standard VT)11；所述第二N型阈值电压区包括：N型超低阈值电压区(ULVT，Ultra-low VT)13以及N型低阈值电压区(LVT，Low VT)12。

所述N型逻辑区中各区域基底上的N型逻辑器件的阈值电压由低至高的排序为：N型超低阈值电压区13、N型低阈值电压区12、第一N型阈值电压区11。所述N型逻辑区还能够包括N型高阈值电压区(HVT，High VT)(图未示)和N型输入输出器件区(IO，Input Output)(图未示)。

所述P型逻辑区包括若干个P型阈值电压区。具体地，所述第一P型阈值电压区包括：P型超低阈值电压区23以及P型低阈值电压区22；所述第二P型阈值电压区21为P型标准阈值电压区21。

所述P型逻辑区中各区域上的P型逻辑器件的阈值电压由低至高的排序为：P型超低阈值电压区23、P型低阈值电压区22、第二P型阈值电压区21。所述P型逻辑区还能够包括P型逻辑高阈值电压区(图未示)和P型输入输出器件区(图未示)。

本实施例以所述半导体结构为鳍式场效应管为例，因此所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。相应的，所述栅介质层102横跨所述鳍部100，且覆盖所述鳍部100的部分顶部表面和侧壁表面

在另一实施例中，所述半导体结构还可以为平面晶体管，相应的，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。

所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

需要说明的是，所述半导体结构还包括：位于相邻所述鳍部110之间衬底100上的隔离结构101，所述隔离结构101的顶部低于所述鳍部110的顶部；位于所述P型逻辑区以及上拉晶体管区I基底内的N型阱区(图未示)；位于所述N型逻辑区、下拉晶体管区II以及传送门晶体管区III基底内的P型阱区(图未示)。

本实施例中，所述栅介质层102还位于所述传送门晶体管区III的部分基底上。

本实施例中，所述栅介质层102包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。所述界面层用于为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与鳍部110之间的界面态密度，且避免所述高k栅介质层与鳍部110直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。

所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO₂。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

本实施例中，所述第二功函数层为叠层结构，所述第二功函数层包括：第一功函数材料层320以及位于所述第一功函数材料层320上的第二功函数材料层330，其中，所述第一功函数材料层320位于所述第一N型阈值电压区11的栅介质层102上、第二P型阈值电压区21的栅介质层102上、第一P型阈值电压区的第一功函数层310上、以及上拉晶体管区I的第一功函数层310上。

需要说明的是，所述第二功函数材料层330还位于所述传送门晶体管区III的栅介质层102上。一方面，所述第二功函数材料层330用于对所述传送门晶体管区III的栅介质层102起到保护作用，防止所述N型功函数层400中的金属离子扩散至所述传送门晶体管区III的栅介质层102内，从而可以避免对所述传送门晶体管产生不良影响；另一方面，所述第二功函数材料层330还作为所述传送门晶体管区III所对应功函数层的一部分，用于调节所述传送门晶体管的阈值电压。相应的，所述N型功函数层400还位于所述传送门晶体管区III的第二功函数材料层330上。

所述第一N型阈值电压区11的第二功函数层(未标示)和N型功函数层400构成了第一N型器件的功函数层，用于调节所述第一N型器件的阈值电压；所述第一N型阈值电压区11的栅介质层102、第二功函数层、N型功函数层400和栅电极层500构成所述第一N型阈值电压区11的栅极结构。

所述第二N型阈值电压区(未标示)的N型功函数层400构成了第二N型器件的功函数层，用于调节所述第二N型器件的阈值电压；所述第二N型阈值电压区的栅介质层102、N型功函数层400和栅电极层500构成所述第二N型阈值电压区的栅极结构。

所述下拉晶体管区II的第二功函数层和N型功函数层400构成了下拉晶体管的功函数层，用于调节所述下拉晶体管的阈值电压；所述下拉晶体管区II的栅介质层102、第二功函数层、N型功函数层400和栅电极层500构成所述下拉晶体管区II的栅极结构。

所述传送门晶体管区III的第二功函数材料层330和N型功函数层400构成了传送门晶体管的功函数层，用于调节所述传送门晶体管的阈值电压；所述传送门晶体管区III的栅介质层102、第二功函数材料层330、N型功函数层400和栅电极层500构成所述传送门晶体管区III的栅极结构。

所述第二P型阈值电压区21的第二功函数层和N型功函数层400构成了第二P型器件的功函数层，用于调节所述第二P型器件的阈值电压；所述第二P型阈值电压区21的栅介质层102、第二功函数层、N型功函数层400和栅电极层500构成所述第二P型阈值电压区21的栅极结构。

所述第一P型阈值电压区(未标示)的第一功函数层310、第二功函数层和N型功函数层400构成了第一P型器件的功函数层，用于调节所述第一P型器件的阈值电压；所述第一P型阈值电压区(未标示)的栅介质层102、第一功函数层310、第二功函数层、N型功函数层400和栅电极层500构成所述第一P型阈值电压区的栅极结构。

所述上拉晶体管区I的第一功函数层310、第二功函数层和N型功函数层400构成了上拉晶体管的功函数层，用于调节所述上拉晶体管的阈值电压；所述上拉晶体管区I的栅介质层102、第一功函数层310、第二功函数层、N型功函数层400和栅电极层500构成所述上拉晶体管区I的栅极结构。

因此，所述半导体结构还包括：位于各区域栅极结构两侧鳍部110内的源漏掺杂区。

所述第一功函数层310的材料为P型功函数材料，P型功函数材料的功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述第一功函数层310的材料可以为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。本实施例中，所述第一功函数层310的材料为TiN。

所述第一功函数层310的厚度根据所述P型超低阈值电压区23和P型低阈值电压区22所对应晶体管的阈值电压而定。本实施例中，所述第一功函数层310的厚度为至

为了更好地提高工艺兼容性，本实施例中，所述第一功函数材料层320和第二功函数材料层330与所述第一功函数层310的材料相同。因此本实施例中，所述第一功函数材料层320和第二功函数材料层330的材料同为TiN。

所述第一功函数材料层320的厚度根据所述第一功函数层310的厚度、以及第一P型器件、第二P型器件、上拉晶体管、第一N型器件和下拉晶体管的阈值电压而定。本实施例中，所述第一功函数材料层320的厚度为至

所述第二功函数材料层330的厚度根据所述第一功函数层310的厚度和第一功函数材料层320的厚度而定，还根据所述第一P型器件、第二P型器件、上拉晶体管、第一N型器件、下拉晶体管以及传送门晶体管的阈值电压而定。本实施例中，所述第二功函数材料层330的厚度为至

需要说明的是，所述第二功函数层还包括：位于所述第一功函数层310和第一功函数材料层320之间的阻挡层(图未示)。

本实施例中，所述阻挡层的材料为TaN。在其他实施例中，所述阻挡层的材料还可以为TiSiN或TaSiN。

一方面，所述阻挡层的材料也为P型功函数材料，所述阻挡层可用于调节P型超低阈值电压区23所对应晶体管的阈值电压；由于晶体管的阈值电压主要受到靠近沟道区位置处功函数层的影响，且TiN材料的等效功函数值小于TaN材料的等效功函数值，因此通过使所述第一功函数层310位于所述P型超低阈值电压区23的栅介质层102上，使所述阻挡层位于所述第一功函数层310上的方式，有利于将所述P型超低阈值电压区23所对应晶体管的阈值电压调整至工艺目标值，从而易于获得较小的阈值电压。

另一方面，所述阻挡层用于阻挡所述N型功函数层400中金属离子的扩散，所述阻挡层可以提高所述第二功函数层用于削弱所述金属离子至所述上拉晶体管区I第一功函数层310的扩散程度的效果，减小所述金属离子向P型逻辑区和上拉晶体管区I所对应功函数层内扩散的可能性，从而避免对所述第一P型器件、第二P型器件和上拉晶体管的电学性能产生不良影响，尤其是与所述下拉晶体管区II相邻的上拉晶体管区I所对应的上拉晶体管。

需要说明的是，所述阻挡层的厚度不宜过小，也不宜过大。如果所述阻挡层的厚度过小，相应阻挡金属离子的能力越差；如果所述阻挡层的厚度过大，一方面，容易导致过多占据其他膜层的形成空间，不利于其他膜层的形成质量，另一方面，所述阻挡层的材料也为P型功函数材料，相应对各区域功函数层的等效功函数值的影响过大。因此，本实施例中，所述阻挡层的厚度为至

所述N型功函数层400为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层400的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。本实施例中，所述N型功函数层400的材料为TiAlC。

所述N型功函数层400的厚度根据所述第一功函数层310的厚度、第一功函数材料层320的厚度和第二功函数材料层330的厚度而定，还根据所述第一N型器件、第二N型器件、下拉晶体管和传送门晶体管的阈值电压而定。所述N型功函数层40还可以影响所述第一P型器件、第二P型器件和上拉晶体管的阈值电压。本实施例中，所述N型功函数层400的厚度为至

本实施例中，所述栅电极层500还位于所述传送门晶体管区III的N型功函数层400上。

本实施例中，所述栅电极层500横跨所述第一N型阈值电压区11、第二N型阈值电压区、第一P型阈值电压区、第二P型阈值电压区21、上拉晶体管区I、下拉晶体管区II和传送门晶体管区III。在其他实施例中，位于所述第一N型阈值电压区11、第二N型阈值电压区、第一P型阈值电压区、第二P型阈值电压区21、上拉晶体管区I、下拉晶体管区II和传送门晶体管区III上的栅电极层500还能够相互分立。

本实施例中，所述栅电极层500的材料可以包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种。

本实施例中，所述半导体结构中的第二功函数层(未标示)不仅位于上拉晶体管区I的第一功函数层310上，还位于相邻下拉晶体管区II的栅介质层102上；也就是说，所述第二功函数层位于所述上拉晶体管区I和下拉晶体管区II交界处(如图13中区域B所示)第一功函数层310的侧壁表面，还位于所述上拉晶体管区I第一功函数层310的顶部表面；由于所述半导体结构中的N型功函数层400位于所述第二功函数层上，因此相比下拉晶体管区仅包括N型功函数层的半导体结构，本发明所述第二功函数层增加了所述N型功函数层400中金属离子至所述上拉晶体管区I第一功函数层310的扩散路径，逐渐削弱所述金属离子的扩散程度，从而减小所述金属离子对所述上拉晶体管区I第一功函数层310性能的影响，由于上拉晶体管区I器件的电学性能主要受到靠近沟道区的第一功函数层310的影响，因此通过本发明的方案，一方面，可以避免对上拉晶体管区I器件的电学性能产生不良影响；另一方面，可以避免不同器件金属离子扩散程度不一致的问题，从而可以改善SRAM中上拉晶体管和下拉晶体管之间不匹配度的问题，进而可以优化SRAM的电学性能，提高半导体器件的整体性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。