本发明属于半导体器件设计及制造领域，特别是涉及一种浅沟槽隔离结构及其制作方法。
背景技术：
目前，半导体集成电路通常包含有源区和位于有源区之间的隔离区，这些隔离区在制造有源器件之前形成。伴随着半导体工艺进入深亚微米时代，半导体器件的有源区隔离层已大多采用浅沟槽隔离工艺(shallowtrenchisolation，sti)来制作。
现有技术中制造sti结构的工艺步骤一般包括：
1)在半导体衬底101上依次形成硬掩模和光刻胶；
2)以高选择比刻蚀将图罩图形转移到硬掩模图形，再转印至半导体衬底101上，在半导体衬底101上形成沟槽；
3)在沟槽的侧壁及底部形成sio2氧化物层102；
4)于氧化物层102上形成sin内衬层103；
5)在沟槽中填充介电材料104，以形成浅沟槽隔离结构，如图1所示。
然而，如图1所示，pmos晶体管通常包括如图1所示的p型源/漏区105，栅氧层106及栅极107，相邻的两个pmos晶体管由浅沟槽隔离结构隔离，高度集成的半导体mos晶体管的热载流子(e-)通常具有高能量，他们很容易跳到栅氧层106以及藉由穿过sio2氧化物层102进入浅沟槽隔离结构。穿透到浅沟槽隔离结构中的载流子很容易陷于sin内衬层103和sio2氧化物层102之间的界面，从而导致相邻的pmos晶体管之间产生漏电流108(leakage)，老化后会异常增加维持电流。
基于以上所述，提供一种耐老化且降低漏电流产生的浅沟槽隔离结构及其制作方法实属必要。
技术实现要素：
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种浅沟槽隔离结构及其制作方法，用于解决现有技术中浅沟槽隔离结构容易发生老化漏电的问题。
为实现上述目的及其他相关目的，本发明提供一种浅沟槽隔离结构的制作方法，所述制作方法包括：1)提供一硅衬底，于所述硅衬底中形成第一沟槽及第二沟槽，所述第一沟槽用以隔离pmos晶体管，所述第二沟槽用以隔离nmos晶体管，所述第一沟槽的宽度大于所述第二沟槽的宽度；2)于所述第一沟槽的侧壁及底部及第二沟槽的侧壁及底部形成热氧化层；3)于所述第一沟槽的热氧化层的表面形成内衬层，同时于所述第二沟槽内填充与所述内衬层材料相同的填充层；4)采用干法刻蚀去除位于所述第一沟槽底部的内衬层，以显露所述第一沟槽底部的热氧化层；以及5)于所述第一沟槽中沉积介质层，并进行平坦化处理以形成浅沟槽隔离结构。
优选地，步骤3)中，采用原子层沉积(ald)工艺于所述第一沟槽的热氧化层的表面形成内衬层，所述内衬层的电阻率在2×1011欧姆米(ωm)～1×1025欧姆米(ωm)之间。
进一步地，所述内衬层的材料包含sin及sion所组成群组中的一种。
优选地，形成于所述第一沟槽中的内衬层的厚度小于形成于所述第一沟槽中的所述热氧化层的厚度。
优选地，步骤3)中，形成于所述第一沟槽中的内衬层的厚度范围在3纳米(nm)～10纳米(nm)之间。
优选地，步骤2)中，采用热氧化工艺于所述第一沟槽及第二沟槽的侧壁及底部形成所述热氧化层，所述热氧化层的厚度范围在5纳米(nm)～20纳米(nm)之间。
优选地，所述第一沟槽及所述第二沟槽的任一深度范围在400纳米(nm)～600纳米(nm)之间，所述第一沟槽及所述第二沟槽的任一侧壁中间线与平行于所述硅衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。
优选地，步骤5)中，采用化学气相沉积法沉积所述介质层，并进行致密化处理以增强所述介质层的机械强度，所述介质层的介电常数不大于3，以增加所述浅沟槽隔离结构的抗漏电性能在所述第一沟槽的底部并减轻电耦合。
优选地，步骤5)中，所述介质层的材质包含与所述热氧化层相同材质的二氧化硅，以降低所述介质层与所述热氧化层之间的界面效应。
优选地，步骤4)中，采用干法刻蚀去除所述第一沟槽底部的所述内衬层的同时，在所述第二沟槽内所述填充层的顶部被刻蚀呈u形凹槽，并且步骤5)于所述第一沟槽中沉积所述介质层的同时，于所述u形凹槽中也填充所述介质层。
本发明还提供一种浅沟槽隔离结构，包括：硅衬底，具有第一沟槽和第二沟槽，所述第一沟槽形成于所述硅衬底中，用以隔离pmos晶体管，第二沟槽形成于所述硅衬底中，用以隔离nmos晶体管，且所述第一沟槽的宽度大于所述第二沟槽的宽度；热氧化层，形成于所述第一沟槽的侧壁及底部及第二沟槽的侧壁及底部；内衬层，形成于所述第一沟槽的热氧化层的表面，且所述第一沟槽底部的内衬层被去除，以显露所述第一沟槽底部的热氧化层；填充层，填充于第二沟槽内且与所述内衬层的材料相同；以及介质层，填充于所述第一沟槽中。
优选地，所述内衬层的电阻率在2×1011欧姆米(ωm)～1×1025欧姆米(ωm)之间，所述内衬层的材料包含sin及sion所组成群组中的一种。
优选地，在所述第一沟槽中的所述内衬层的厚度小于形成于所述第一沟槽中的所述热氧化层的厚度。
进一步地，在所述第一沟槽中的所述内衬层的厚度范围在3纳米(nm)～10纳米(nm)之间，所述热氧化层的厚度范围在5纳米(nm)～20纳米(nm)之间。
优选地，所述第一沟槽及所述第二沟槽的任一深度范围在400纳米(nm)～600纳米(nm)之间，所述第一沟槽及所述第二沟槽的任一侧壁中间线与平行于所述硅衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。
优选地，所述介质层的介电常数选用为不大于3，以增加所述浅沟槽隔离结构的抗漏电性能在所述第一沟槽的底部并减轻电耦合。
优选地，所述介质层的材质包含与所述热氧化层材料相同材质的二氧化硅，以降低所述介质层与所述热氧化层之间的界面效应。
优选地，在所述第二沟槽内所述填充层的顶部具有一u形凹槽，所述u形凹槽中填充有所述介质层。
本发明还提供一种浅沟槽隔离结构，包括：半导体衬底，具有第一沟槽和第二沟槽，所述第一沟槽形成于所述硅衬底中，所述第二沟槽形成于所述半导体衬底中，且所述第一沟槽的宽度大于所述第二沟槽的宽度；槽内非连续内衬层，形成于所述第一沟槽的侧壁，所述槽内非连续内衬层具有隔离间隙图案在所述第一沟槽的底部；填充层，填充于所述第二沟槽内且与所述槽内非连续内衬层的材料相同；以及介质层，填充于所述第一沟槽中，所述介质层的介电常数不大于3，所述槽内非连续内衬层的所述隔离间隙图案亦由所述介质层填充。
优选地，所述槽内非连续内衬层的介电常数大于所述介质层的介电常数两倍以上。
优选地，所述浅沟槽隔离结构还包括氧化层，形成于所述第一沟槽的侧壁及底部及所述第二沟槽的侧壁及底部，并且所述氧化层的第一部分位于所述半导体衬底和所述槽内非连续内衬层之间，所述氧化层的第二部分位于所述半导体衬底和所述填充层之间，所述氧化层的第三部分位于所述半导体衬底和所述介质层之间。
优选地，所述槽内非连续内衬层在所述第一沟槽侧壁的厚度小于所述氧化层的所述第三部分的厚度，所述槽内非连续内衬层的厚度范围在3纳米(nm)～10纳米(nm)之间，所述氧化层的所述第三部分的厚度范围在5纳米(nm)～20纳米(nm)之间。
如上所述，本发明的浅沟槽隔离结构及其制作方法，具有以下有益效果：
本发明将浅沟槽隔离结构底部的sin内衬层去除，以形成非连续内衬层，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，从而避免晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电。
本发明能够减小相邻的pmos晶体管之间产生的漏电流。
本发明可以减小pmos晶体管老化后维持电流的异常增加，保持周边区域中的pmos晶体管的器件特性。
本发明结构及工艺简单，在半导体设计制造领域具有广泛的应用前景。
附图说明
图1显示为现有技术中的一种浅沟槽隔离结构的漏电原理结构示意图。
图2～图7显示为本发明的浅沟槽隔离结构的制作方法各步骤所呈现的结构示意图。
图8显示为本发明的浅沟槽隔离结构可有效避免晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电的原理结构示意图。
元件标号说明
101半导体衬底
102sio2氧化物层
103sin内衬层
104介电材料
105p型源/漏区
106栅氧层
107栅极
108漏电流
20硅衬底
201周边区域
202元件区域
203硬掩模层
204光刻胶
205第一沟槽
206第二沟槽
207热氧化层
208内衬层
209填充层
210u形凹槽
211介质层
212p型源/漏区
213栅氧层
214栅极
215隔离间隙图案
216氧化层的第一部分
217氧化层的第三部分
218氧化层的第二部分
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2～图8所示，本实施例提供一种浅沟槽隔离结构的制作方法，所述制作方法包括：
如图2～图3所示，首先进行步骤1)，提供一硅衬底20，于所述硅衬底20中形成第一沟槽205及第二沟槽206，所述第一沟槽205用以隔离pmos晶体管，所述第二沟槽206用以隔离nmos晶体管，所述第一沟槽205的宽度大于所述第二沟槽206的宽度。
具体地，包括：
步骤1-1)，提供一硅衬底20，于所述硅衬底20表面形成一硬掩模层203，所述硬掩模层203可以选用为如二氧化硅、氮化硅或二氧化硅与氮化硅的叠层等。
步骤1-2)，于所述硬掩模层203表面形成光刻胶204，并以高选择比刻蚀将图罩图形转移到硬掩模层203上。
步骤1-3)，采用干法刻蚀工艺于所述硅衬底20中形成第一沟槽205及第二沟槽206，所述第一沟槽205用以隔离pmos晶体管，所述第二沟槽206用以隔离nmos晶体管，所述第一沟槽205的宽度大于所述第二沟槽206的宽度，通常来说，所述pmos晶体管位于所述硅衬底20的周边区域201，而所述nmos晶体管位于所述硅衬底20的元件区域202。
步骤1-4)，去除所述光刻胶204，保留所述硬掩模层203。
作为示例，所述第一沟槽205的宽大大于所述第二沟槽206的宽度，以达到pmos晶体管隔离所需的绝缘性能，所述第一沟槽205及第二沟槽206的深度范围在400纳米(nm)～600纳米(nm)之间，所述第一沟槽205及所述第二沟槽206的任一侧壁中间线与平行于所述硅衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。例如，所述第一沟槽205的深度为550nm，所述第一沟槽205的任一侧壁中间线与平行于所述硅衬底上表面的底部水平线所形成的实体夹角可以为80°，所述第二沟槽206的深度可以为450nm，所述第二沟槽206任一侧壁中间线与平行于所述硅衬底上表面的底部水平线所形成的实体夹角可以为85°。
如图4所示，然后进行步骤2)，于所述第一沟槽205的侧壁及底部及第二沟槽206的侧壁及底部形成热氧化层207。
作为示例，采用热氧化工艺于所述第一沟槽205及第二沟槽206的侧壁及底部形成热氧化层207，所述热氧化层207的厚度范围在5纳米(nm)～20纳米(nm)之间。例如，所述热氧化层207的厚度可以为15nm。
如图5所示，接着进行步骤3)，于所述第一沟槽205的热氧化层207的表面形成内衬层208，同时于所述第二沟槽206内填充与所述内衬层208材料相同的填充层209。
作为示例，采用原子层沉积(ald)工艺于所述第一沟槽205的热氧化层207的表面形成内衬层208，所述内衬层208的电阻率在2×1011欧姆米(ωm)～1×1025欧姆米(ωm)之间，所述内衬层208的材料包含sin及sion所组成群组中的一种。在本实施例中，所述内衬层208可以为sin层。
作为示例，形成于所述第一沟槽205中的内衬层208的厚度小于形成于所述第一沟槽205中的所述热氧化层207的厚度，形成于所述第一沟槽205中的内衬层208的厚度范围在3纳米(nm)～10纳米(nm)之间，例如，所述内衬层208的厚度可以为5nm。
如图6所示，然后进行步骤4)，基于步骤1)中保留的所述硬掩模层203，采用干法刻蚀去除所述第一沟槽205底部的内衬层208，以显露所述第一沟槽205底部的热氧化层207，采用干法刻蚀去除所述第一沟槽205底部的内衬层208的同时，所述第二沟槽206内的填充层209顶部被刻蚀呈u形凹槽210。
本发明将浅沟槽隔离结构底部的sin内衬层208去除，即可以去除浅沟槽隔离结构底部的热氧化层207与sin内衬层208之间的界面，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，从而避免晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电。
如图4及7所示，最后进行步骤5)，于所述第一沟槽205中沉积介质层211，并进行平坦化处理以形成浅沟槽隔离结构，于所述第一沟槽205中沉积介质层211的同时，于所述u形凹槽210中也填充所述介质层211。
作为示例，采用化学气相沉积法于所述第一沟槽205中沉积介质层211，并进行致密化处理以增强所述介质层211的机械强度，所述介质层211的介电常数选用为不大于3，以保证所述浅沟槽隔离结构的抗漏电性能并减轻电耦合。
在本实施例中，所述介质层211选用为与所述热氧化层207材料相同的二氧化硅，以降低所述介质层211与所述热氧化层207之间的界面效应。
如上所述，本发明能够减小相邻的pmos晶体管之间产生的漏电流，并可以减小pmos晶体管老化后维持电流的异常增加，保持周边区域201中的pmos晶体管的器件特性。
如图7所示，本实施例还提供一种浅沟槽隔离结构，包括：硅衬底20、第一沟槽205、第二沟槽206、热氧化层207、内衬层208、填充层209以及介质层211。
所述第一沟槽205形成于所述硅衬底20中，用以隔离pmos晶体管。所述第二沟槽206形成于所述硅衬底20中，用以隔离nmos晶体管，且所述第一沟槽205的宽度大于所述第二沟槽206的宽度。通常来说，所述pmos晶体管位于所述硅衬底20的周边区域201，而所述nmos晶体管位于所述硅衬底20的元件区域202。
作为示例，所述第一沟槽205的宽大大于所述第二沟槽206的宽度，以达到pmos晶体管隔离所需的绝缘性能，所述第一沟槽205及第二沟槽206的深度范围在400纳米(nm)～600纳米(nm)之间，所述第一沟槽205及所述第二沟槽206的任一侧壁中间线与平行于所述硅衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。例如，所述第一沟槽205的深度为550nm，所述第一沟槽205的任一侧壁中间线与平行于所述硅衬底上表面的底部水平线所形成的实体夹角可以为80°，所述第二沟槽206的深度可以为450nm，所述第二沟槽206任一侧壁中间线与平行于所述硅衬底上表面的底部水平线所形成的实体夹角可以为85°。
所述热氧化层207形成于所述第一沟槽205及第二沟槽206的侧壁及底部。所述内衬层208形成于所述第一沟槽205的热氧化层207的表面，且所述第一沟槽205底部的内衬层208被去除，以显露所述第一沟槽205底部的热氧化层207。
所述内衬层208的电阻率在2×1011欧姆米(ωm)～1×1025欧姆米(ωm)之间，所述内衬层208的材料包含sin及sion所组成群组中的一种。在本实施例中，所述内衬层208选用为sin层
优选地，形成于所述第一沟槽205中的内衬层208的厚度小于形成于所述第一沟槽205中的所述热氧化层207的厚度。
进一步地，所述第一沟槽205中的内衬层208的厚度范围在3纳米(nm)～10纳米(nm)之间，所述热氧化层207的厚度范围在5纳米(nm)～20纳米(nm)之间。例如，所述内衬层208的厚度可以为5nm，所述热氧化层207的厚度可以为15nm。
所述填充层209填充于第二沟槽206内且与所述内衬层208的材料相同，即所述填充层209的材料为sin层。所述第二沟槽206内的填充层209顶部具有一u形凹槽210。
所述介质层211填充于所述第一沟槽205中。
所述介质层211的介电常数选用为不大于3，以保证所述浅沟槽隔离结构的抗漏电性能并减轻电耦合。
作为示例，所述介质层211选用为与所述热氧化层207材料相同的二氧化硅，以降低所述介质层211与所述热氧化层207之间的界面效应。
作为示例，所述填充层209顶部的所述u形凹槽210中也填充有所述介质层211。
如图8所示，与所述第一沟槽205对应的浅沟槽隔离结构用于隔离pmos晶体管，所述pmos晶体管通常包括如图8所示的p型源/漏区212，栅氧层213及栅极214，所述浅沟槽隔离结构底部的sin内衬层208被去除，可以去除浅沟槽隔离结构底部的热氧化层207与sin内衬层208之间的界面，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，从而避免了晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电。
如图4及7所示，本实施例还提供一种浅沟槽隔离结构，包括：硅衬底20，具有第一沟槽205和第二沟槽206，所述第一沟槽205形成于所述硅衬底中，所述第二沟槽形成于所述硅衬底20中，且所述第一沟槽205的宽度大于所述第二沟槽206的宽度；槽内非连续内衬层208，形成于所述第一沟槽205的侧壁，所述槽内非连续内衬层208具有隔离间隙图案215在所述第一沟槽205的底部；填充层209，填充于所述第二沟槽206内且与所述槽内非连续内衬层208的材料相同；以及介质层211，填充于所述第一沟槽205中，所述介质层211的介电常数不大于3，所述槽内非连续内衬层208的所述隔离间隙图案215亦由所述介质层211填充，所述浅沟槽隔离结构还包括氧化层207，形成于所述第一沟槽205的侧壁及底部及所述第二沟槽206的侧壁及底部，并且所述氧化层207的第一部分216位于所述硅衬底20和所述槽内非连续内衬层208之间，所述氧化层207的第二部分218位于所述硅衬底20和所述填充层209之间，所述氧化层207的第三部分217位于所述硅衬底20和所述介质层211之间。
作为示例，所述槽内非连续内衬层208的介电常数大于所述介质层211的介电常数两倍以上。
作为示例，所述槽内非连续内衬层208在所述第一沟槽205侧壁的厚度小于所述氧化层207的所述第三部分217的厚度，所述槽内非连续内衬层208的厚度范围在3纳米(nm)～10纳米(nm)之间，所述氧化层207的所述第三部分217的厚度范围在5纳米(nm)～20纳米(nm)之间。
如上所述，本发明的浅沟槽隔离结构及其制作方法，具有以下有益效果：
本发明将浅沟槽隔离结构底部的sin内衬层去除，以形成非连续内衬层，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，从而避免晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电。
本发明能够减小相邻的pmos晶体管之间产生的漏电流。
本发明可以减小pmos晶体管老化后维持电流的异常增加，保持周边区域中的pmos晶体管的器件特性。
本发明结构及工艺简单，在半导体设计制造领域具有广泛的应用前景。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。