半导体结构的制作方法与流程

本发明涉及半导体制作领域，更具体的说，本发明涉及半导体结构的制作方法。

背景技术：

5V电压是目前广泛采用的一种输入输出电压，电路实际中通常都是采用5V器件来设计输入输出电路，因而对5V器件有广泛的需求。SONOS(silicon-oxide-nitride-oxide-silicon,硅-氧化物-氮化物-氧化物-硅)存储器是一种常见的存储器，其基本的存储单元通常包括一个SONOS管和一个选择管，一种半导体结构的制作方法中，将5V器件和SONOS存储器集成在同一硅晶圆上。

在集成5V器件和SONOS存储器的半导体工艺中，由于5伏器件所需的注入能量较高，通常使用氮化硅作为5伏器件制作过程中的栅硬掩模层，以防止注入穿透栅极。但这层栅硬掩模层最终需要去除，以利于后序栅极上的孔刻蚀工艺。

对于如何去除上述栅硬掩模层，当前的0.13μm工艺采用选择增加一道光罩工艺去除，这种方法增加了成本和工艺复杂度，还有一种工艺是采用55nm HV工艺湿法刻蚀去除这层栅硬掩模层，但是，对于SONOS存储器的存储单元，此时已经做好了ONO(oxide-nitride-oxide，氧化物-氮化物-氧化物)层，前述湿法刻蚀工艺会横向刻蚀ONO层中用于存储电荷的氮化层，造成源漏区域的硅被过刻蚀，导致影响后续对存储单元的LDD(lightlydoped drain,轻掺杂漏区)注入的深度，进而造成SONOS存储器的性能不稳定，并且使得存储单元中覆盖多晶硅层的尺寸受湿法横向刻蚀的影响不能进一步缩小。

技术实现要素：

本发明要解决的技术问题是，目前在集成5V器件和SONOS存储器的半导体工艺中，在去除5伏器件区的栅硬掩模层时，需要增加一道光罩工艺，而目前不利用光罩的去除该栅硬掩膜层的方法(如55nm HV工艺)又会对SONOS存储区的ONO结构造成损坏。

为解决上述技术问题，本发明提供了一种半导体结构的制作方法，包括：

提供一半导体基底，所述半导体基底上布置有5V器件区和SONOS存储区；在所述SONOS存储区形成ONO结构，其中，所述ONO结构包括覆盖其顶部和侧面的表面覆盖层；在所述5V器件区形成第一栅极结构，所述第一栅极结构包括第一栅硬掩模层，并在所述SONOS存储区形成第二栅极结构，所述第二栅极结构包括第二栅硬掩模层；在所述5V器件区进行LDD离子注入；以及去除所述第一栅硬掩模层和所述第二栅硬掩模层。

可选的，利用ISSG方法形成所述表面覆盖层。所述表面覆盖层包括氧化物。

可选的，所述ONO结构还包括沿所述半导体基底表面依次叠加形成的第一氧化层、氮化层和第二氧化层，其中，所述第二氧化层和所述表面覆盖层的厚度之和是设置于所述氮化层与所述第二栅极结构之间的全部氧化物的厚度。

可选的，所述半导体结构的制作方法还包括：所述SONOS存储区包括SONOS源漏区，在去除所述第一栅硬掩模层和所述第二栅硬掩模层之后，去除所述ONO结构覆盖所述SONOS源漏区的部分。

可选的，利用湿法刻蚀去除所述第一栅硬掩模层和所述第二栅硬掩模层。

可选的，位于所述ONO结构的侧面的所述表面覆盖层的厚度大于或者等于所述湿法刻蚀对所述表面覆盖层的刻蚀深度。

可选的，所述第一栅极结构还包括在所述5V器件区依次叠加形成的第一栅极氧化层和第一栅极层，所述第一栅硬掩模层覆盖所述第一栅极层的上表面。所述第二栅极结构还包括在所述ONO结构上方形成的第二栅极层，所述第二栅硬掩模层覆盖所述第二栅极层的上表面。

可选的，所述第二栅极层和所述第一栅极层利用同一成膜工艺形成，所述第二栅硬掩模层和所述第一栅硬掩模层利用同一成膜工艺形成。

利用本发明的半导体结构的制作方法，在SONOS存储区形成ONO结构，其中，所述ONO结构还包括表面覆盖层，所述表面覆盖层位于所述ONO结构的顶部和侧面，由于表面覆盖层的保护，可以减少或避免后续在去除所述第一栅硬掩模层和所述第二栅硬掩模层对ONO结构的影响。

附图说明

图1是本发明实施例提供的半导体结构的制作方法的流程示意图。

图2a至图2f是本发明实施例提供的半导体结构的制作方法实施过程中的剖面示意图。

标记说明：

100-半导体基底；110-5V器件区；120-SONOS存储区；10-ONO结构；11-第一氧化层；12-氮化层；13-第二氧化层；14-表面覆盖层；20-第一栅极结构；21-第一栅极氧化层；22-第一栅极层；23-第一栅硬掩模层；30-第二栅极结构；31-第二栅极层；32-第二栅硬掩模层；200-注入保护层。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明的半导体结构的制作方法作进一步详细说明。需要说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。

本发明的核心思想是：在SONOS存储区形成ONO结构，其中，该ONO结构包括覆盖其顶部和侧面的表面覆盖层，在后续去除在SONOS存储区和5V器件区形成的栅硬掩模层(包括5V器件区的第一栅硬掩模层和SONOS存储区的第二栅硬掩模层)时，可以保护SONOS中的氮化层，并且通过上述工艺优化，有利于缩小SONOS存储区的存储单元的尺寸(例如作为第二栅极层的多晶硅覆盖尺寸)。

图1是本发明实施例提供的半导体结构的制作方法的流程示意图，包括以下步骤：

S1：提供一半导体基底，所述半导体基底上布置有5V器件区和SONOS存储区；

S2：在所述SONOS存储区形成ONO结构，其中，所述ONO结构包括覆盖在其顶部和侧面的表面覆盖层；

S3：在所述5V器件区形成第一栅极结构，所述第一栅极结构包括第一栅硬掩模层，并在所述SONOS存储区形成第二栅极结构，所述第二栅极结构包括第二栅硬掩模层；

S4：在所述5V器件区进行LDD离子注入；

S5：去除所述第一栅硬掩模层和所述第二栅硬掩模层。

图2a至图2f是本发明实施例提供的半导体结构的制作方法实施过程中的剖面示意图。下面结合图1和图2a至图2f进行说明。

参照图1和图2a,执行步骤S1，提供一半导体基底100，半导体基底100上包括5V器件区110和SONOS存储区120。半导体基底100可以为硅衬底上形成的基底，也可以是锗、锗硅、砷化镓衬底或者绝缘体上硅(SOI)衬底形成的基底。

参照图1和图2b,执行步骤S2，在SONOS存储区120形成ONO结构10，其中，ONO结构10包括覆盖在其顶部和侧面的表面覆盖层14。

具体的，ONO结构10包括沿半导体基底100表面依次叠加形成的第一氧化层11、氮化层12和第二氧化层13，并且，ONO结构10还包括覆盖在其顶部和侧面的表面覆盖层14，如图2b所示，表面覆盖层14覆盖了第二氧化层13上表面，并且表面覆盖层14还覆盖第一氧化层11、氮化层12和第二氧化层13的侧面。

ONO结构10是SONOS存储器的重要构成部分，其中第一氧化层11和第二氧化层13例如包括二氧化硅(SiO2)，氮化层12例如包括氮化硅(SiN4)，可以利用CVD(Chemical Vapor Deposition,化学气相沉积)工艺形成第一氧化层11、氮化层12和第二氧化层13，夹在两层氧化物之间的氮化层12可以起到存储电荷的作用。

本实施例中，可以采用ISSG(in situ steam generation,原位蒸汽生成)方法(或工艺)形成表面覆盖层14。

ISSG工艺是一种形成氧化物的方法，它属于低压工艺，具体是将氧气和氢气以一定比例混合，未经事先的燃烧过程即直接导入工艺腔室内。半导体基底100加热后可视为一点火源，使氢气和氧气间反应发生在半导体基底100表面附近(原位)。一般来说，在ISSG工艺的条件下，主要是通过以下的反应式来产生氧自由基。

H2+O2→2OH

H2+OH→H2O+H

O2+H2→OH+O-

H2+O→OH+H

在ISSG氧化工艺中，氢气的存在可加速氧分子游离形成易反应的氧原子。腔室中的压强和温度的主要功能是使分子间发生碰撞，而压强或流速的主要功能则是使分子再结合。在分子发生碰撞与再结合的期间，自由基的生成平衡会使得氧自由基达到最高的浓度，此氧自由基可有效地氧化基底上的硅或者氮化硅。因此，ISSG工艺依照腔室内所使用的压强、气体流速以及温度而定，且上述值皆在特定的范围内。ISSG工艺的反应压强一般在1～20Torr之间，反应温度通常在900～1200℃之间，而H2+O2的流速通常在1～40slm之间，且H2/H2+O2的比值大约在0.1％～40％的范围内。

在本发明的某些实施例中，载气与氢气和氧气的混合气体一起流过腔室，用以提高压强的均匀性。其中载气例如是氮气。但由于载气在氧自由基的原位生成工艺中并不是必要的元素，因此其流速可以是0至50slm之间。

ISSG工艺可以同时氧化半导体基底100上已经形成的第一氧化层11、氮化层12和第二氧化层13的侧面以及第二氧化层13的上表面，所形成的表面覆盖层14是氧化物(如二氧化硅)。

本实施例中，可以通过工艺控制，使得第二氧化层13和其上方形成的表面覆盖层14的厚度之和与未采用ISSG工艺的ONO结构的上层氧化物厚度相同，也即是说，应用上述方法，可以调整例如减小CVD生长的第二氧化层13的厚度，并结合ISSG工艺在所形成的第二氧化层13表面形成表面覆盖层14，使得经ISSG工艺之后的氮化层12上方的氧化物厚度不发生改变，当然，本领域技术人员也可以根据需求调整ONO结构10的各层厚度，例如，由于本实施例在ONO结构10上方会形成栅极层以及栅硬掩模层，并且栅硬掩模层会在5V器件区的LDD注入结束之后去除，考虑到表面覆盖层14的保护作用，本实施例中，第二氧化层13和表面覆盖层14的厚度之和是氮化层12与上方第二栅极结构(SONOS存储区域的栅极结构)之间氧化物的设定厚度，并且，位于ONO结构10的侧面的表面覆盖层14的厚度大于或者等于去除栅硬掩模层(包括第一栅硬掩模层23和第二栅硬掩模层32)的湿法刻蚀对表面覆盖层14的刻蚀深度。

参照图1和图2c,执行步骤S3，在5V器件区110形成第一栅极结构20，第一栅极结构20包括第一栅硬掩模层23，并在SONOS存储区120形成第二栅极结构30，第二栅极结构包括第二栅硬掩模层32。

本实施例中，在5V器件区110形成的第一栅极结构20包括沿半导体基底100表面依次叠加形成的第一栅极氧化层21、第一栅极层22及第一栅硬掩模层23，第一栅硬掩模层23覆盖第一栅极层22的上表面，另一方面，在SONOS存储区120形成的第二栅极结构30可包括在ONO结构10上方形成的第二栅极层31，第二栅硬掩模层32覆盖第二栅极层31的上表面，第一栅极氧化层21可包括氧化硅，第一栅极层22和第二栅极层31可包括多晶硅或者掺杂的多晶硅，第一栅硬掩模层23和第二栅硬掩模层32可包括氮化硅。为了节省工艺步骤，降低生产成本，第二栅极层31和第一栅极层22可利用同一成膜和图案化工艺形成，所述第二栅硬掩模层和所述第一栅硬掩模层利用同一成膜和图案化工艺形成。第一栅极结构20和第二栅极结构30分别位于5V器件区110和SONOS存储区120的栅极区范围。

参照图1和图2d，执行步骤S4，在5V器件区110进行LDD离子注入。

本实施例中，5V器件区110用于形成逻辑晶体管，其LDD离子注入是NMOS LDD注入。在执行该LDD离子注入时，可利用注入保护层200保护SONOS存储区120。注入保护层200可以包括光刻胶或其他注入阻隔材料。在5V器件区110，由于第一栅硬掩模层23的遮挡，可以防止注入的高能量穿透下面的第一栅极层22。注入完成后，将注入保护层200去除。

参照图1和图2e，执行步骤S5，去除第一栅硬掩模层23和第二栅硬掩模层22。

可以利用湿法刻蚀将第一栅硬掩模层23和第二栅硬掩模层22一次去除。由于ONO结构10的侧面覆盖有表面覆盖层14，并且表面覆盖层14所形成的侧墙的厚度大于或者等于该湿法刻蚀对表面覆盖层14材料(例如氧化硅)的刻蚀深度，从而减小或避免了该湿法刻蚀过程对ONO结构10中的氮化层12的影响，进而，在SONOS存储单元的设计中，由于该湿法刻蚀过程对其中ONO结构的损伤减小，从而有利于缩小第二栅极层22的尺寸，有利于提高SONOS存储器的集成度。

本实施例中，SONOS存储区120包括SONOS源漏区，去除第一栅硬掩模层23和第二栅硬掩模层32之后，还可以利用例如干法刻蚀去除ONO结构10覆盖所述SONOS源漏区的部分，如图2f所示。

综上所述，本实施例的半导体结构的制作方法，在SONOS存储区120形成ONO结构10，ONO结构10包括覆盖其顶部和侧面的表面覆盖层，在5V器件区110形成第一栅极结构20，第一栅极结构包括第一栅硬掩模层23以保护下方的第一栅极层22，并在SONOS存储区120形成第二栅极结构30，第二栅极结构30包括第二栅硬掩模层32以保护下方的第二栅极层31；接着在5V器件区110进行LDD离子注入时，第一栅硬掩模层23可以保护下方的第一栅极层22，然后去除第一栅硬掩模层23和第二栅硬掩模层32，可以不使用光罩保护ONO结构10，并且，利用例如湿法刻蚀去除第一栅硬掩模层23和第二栅硬掩模层32时，由于表面覆盖层14还位于ONO结构10的侧面，该湿法刻蚀过程对ONO结构10中的氮化层12的影响可以降低，不会导致SONOS源漏区的硅过刻蚀，从而对后续Cell LDD注入深度的影响较小，从而有利于本实施例所涉及的半导体结构制作过程的优化，有利于在SONOS存储单元的设计时，将栅极层(本实施例中具体是包括多晶硅的第二栅极层)的尺寸进一步缩小。进一步的，可以使用ISSG方法形成表面覆盖层14，成本较低。

可以理解的是，以上实施例仅用以说明本发明的技术方案而非限制，对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内涵，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。