本发明涉及半导体装置及半导体装置的制造方法。
背景技术：
以往，已知有绝缘栅双极晶型体管(igbt)等半导体装置(例如，参照专利文献1-3)。
专利文献1：日本特开2007-311627号公报
专利文献2：日本特表2014-61075号公报
专利文献3：日本特开2015-138884号公报
技术实现要素：
技术问题
在半导体装置中，优选降低导通损耗。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置可以具备半导体基板，所述半导体基板具有第一导电型的漂移区。半导体装置可以具备第一导电型的发射区，所述第一导电型的发射区在半导体基板的内部设置于漂移区的上方，且第一导电型的漂移区的掺杂浓度比漂移区的掺杂浓度高。半导体装置可以具备第二导电型的基区，所述第二导电型的基区在半导体基板的内部设置在发射区与漂移区之间。半导体装置可以具备第一导电型的第一积累区，所述第一导电型的第一积累区在半导体基板的内部设置在基区与漂移区之间，且第一导电型的第一积累区的掺杂浓度比漂移区的掺杂浓度高。半导体装置可以具备多个沟槽部，所述多个沟槽部以从半导体基板的上表面贯穿发射区、基区和第一积累区的方式设置，且在内部设置有导电部。半导体装置可以具备电容附加部，所述电容附加部设置在比第一积累区靠近下方的位置，且附加栅极-集电极间电容。
电容附加部可以具备第一导电型的积累区，所述第一导电型的积累区在2个沟槽部之间设置于比第一积累区靠近下方的位置，且第一导电型的积累区的掺杂浓度比漂移区的掺杂浓度高。电容附加部在半导体基板的深度方向上可以具有多个掺杂浓度比漂移区的掺杂浓度高的第一导电型的积累区。形成于比第一积累区靠近下侧的位置的至少一个积累区的掺杂浓度可以比第一积累区的掺杂浓度高。
形成于最下侧的积累区的半导体基板的深度方向上的掺杂浓度分布的峰位置可以配置在比沟槽部的下端靠近上侧的位置。形成于最下侧的上述积累区的下端可以配置在比沟槽部的下端靠近上侧的位置。在半导体基板的深度方向上，形成于最下侧的积累区的掺杂浓度分布的峰位置可以配置在比沟槽部的中央靠近下侧的位置。
在第一积累区以外的积累区中，更靠下侧的积累区的掺杂浓度可以比更靠上侧的积累区的掺杂浓度高。
在半导体基板的深度方向上，第一积累区与邻近第一积累区配置的积累区之间的间隔可以比最下侧的积累区与从下侧起算第二个积累区之间的间隔大。第一积累区与邻近第一积累区配置的积累区之间的区域中的掺杂浓度可以比漂移区的掺杂浓度高。
第一积累区与邻近第一积累区配置的积累区之间的区域中的掺杂浓度的最小值可以为第一积累区的掺杂浓度的峰值的1/10以下。第一积累区可以含有磷作为掺杂剂，第一积累区以外的积累区可以含有氢作为掺杂剂。
沟槽部可以具有：沟槽，其以从半导体基板的上表面贯穿发射区、基区和第一积累区的方式设置；绝缘膜，其形成于沟槽的内壁，且包围导电部。比第一积累区靠近下侧的绝缘膜中的至少一部分可以形成得薄于比第一积累区靠近上侧的绝缘膜。比第一积累区靠近下侧的绝缘膜可以作为电容附加部发挥功能。
沟槽部可以具有：沟槽，其以从半导体基板的上表面贯穿发射区、基区和第一积累区的方式设置；绝缘膜，其形成于沟槽的内壁，且包围导电部。比第一积累区靠近下侧的绝缘膜中的至少一部分的介电常数可以高于比第一积累区更靠近上侧的绝缘膜的介电常数。比第一积累区靠近下侧的绝缘膜可以作为电容附加部发挥功能。
半导体装置可以具有第一导电型的高浓度区域，所述第一导电型的高浓度区域在半导体基板的内部设置于比多个沟槽部靠近下方的位置，且第一导电型的高浓度区域的掺杂浓度比漂移区的掺杂浓度高。高浓度区域的掺杂浓度可以比第一积累区的掺杂浓度低。半导体装置可以具备第二导电型的底部区域，所述第二导电型的底部区域设置在最下侧的积累区与漂移区之间。
多个沟槽部中的至少一个沟槽部可以具有第一锥形部，所述第一锥形部越朝向上侧，与半导体基板的上表面平行的方向上的宽度就越小。第一锥形部可以配置在比第一积累区和基区之间的边界的深度位置靠近上侧的位置。
至少一个沟槽部可以具有越朝向下侧，上述宽度就越大的第二锥形部。第二锥形部可以配置在比第一积累区与基区之间的边界的深度位置靠近下侧的位置。
至少一个沟槽部可以具有越朝向下侧，上述宽度就越小的第三锥形部。第三锥形部可以配置在比第一积累区与基区之间的边界的深度位置靠近下侧的位置。
至少一个沟槽部在第一锥形部与第三锥形部之间可以具有宽度最大的最大宽度部。任一个积累区可以配置在与最大宽度部相同的深度位置。
多个沟槽部可以具有沟槽，所述沟槽以从半导体基板的上表面贯穿发射区、基区和第一积累区的方式设置。多个沟槽部可以具有绝缘膜，所述绝缘膜形成于沟槽的内壁，且包围导电部。多个沟槽部中的至少一个沟槽部可以具有包含沟槽部的底部的下侧部。该沟槽部可以具有薄膜部，所述薄膜部设置于比下侧部靠近上侧的位置，且所述薄膜部的绝缘膜比下侧部的绝缘膜薄。最上侧的积累区可以以与薄膜部对置的方式配置。
在本发明的第二方式中，提供一种具备具有第一导电型的漂移区的半导体基板的半导体装置。半导体装置可以具有第一导电型的发射区，所述第一导电型的发射区在半导体基板的内部设置于漂移区的上方，且第一导电型的发射区的掺杂浓度比漂移区的掺杂浓度高。半导体装置可以具有第二导电型的基区，所述第二导电型的基区在半导体基板的内部设置在发射区与漂移区之间。半导体装置可以具有第一导电型的积累区，所述第一导电型的积累区在半导体基板的内部设置在基区与漂移区之间，且第一导电型的积累区的掺杂浓度比漂移区的掺杂浓度高。半导体装置可以具备多个沟槽部，所述多个沟槽部以从半导体基板的上表面贯穿发射区、基区和积累区的方式设置，且在内部设置有导电部。多个沟槽部中的至少一个沟槽部可以具有第一锥形部，所述第一锥形部设置在比积累区与基区之间的边界的深度位置靠近上侧的位置。第一锥形部越朝向上侧，与半导体基板的上表面平行的面上的宽度就越小。该沟槽部可以具有第三锥形部，所述第三锥形部设置在比积累区与基区之间的边界的深度位置靠近下侧的位置。第三锥形部可以越朝向下侧，宽度就越小。该沟槽部可以具有最大宽度部，所述最大宽度部设置在第一锥形部与第三锥形部之间，且宽度最大。积累区可以配置在与最大宽度部相同的深度位置。
在半导体基板的深度方向上，在将从第一积累区的上端起到配置于最下侧的积累区的下端为止的距离记为l1，并将从配置于最下侧的积累区的下端起到沟槽部的下端为止的距离记为l2的情况下，距离l2可以为距离l1的2倍以上且3倍以下。电容附加部可以仅具有一个第一导电型的积累区。第一导电型的积累区的掺杂浓度可以比第一积累区的掺杂浓度高。
在本发明的第三方式中，提供一种半导体装置的制造方法。制造方法可以包括发射区形成步骤，在发射区形成步骤中，形成第一导电型的发射区，上述第一导电型的发射区在具有第一导电型的漂移区的半导体基板的内部设置于漂移区的上方，且第一导电型的发射区的掺杂浓度比漂移区的掺杂浓度高。制造方法可以包括基区形成步骤，在基区形成步骤中，形成第二导电型的基区，上述第二导电型的基区在半导体基板的内部设置在发射区与漂移区之间。制造方法可以包括第一积累区形成步骤，在第一积累区形成步骤中，形成第一导电型的第一积累区，上述第一导电型的第一积累区在半导体基板的内部设置在基区与漂移区之间，且第一导电型的第一积累区的掺杂浓度比漂移区的掺杂浓度高。制造方法可以包括沟槽形成步骤，在沟槽形成步骤中，形成多个沟槽部，上述多个沟槽部以从半导体基板的上表面贯穿发射区、基区和第一积累区的方式设置，且在内部设置有导电部。制造方法可以包括电容附加部形成步骤，在电容附加部形成步骤中，形成电容附加部，上述电容附加部设置于比第一积累区靠近下方的位置，且附加栅极-集电极间电容。
在电容附加部形成步骤中，可以从半导体基板的上表面侧注入质子，而在上述第一积累区的下侧形成掺杂浓度比漂移区的掺杂浓度高的第一导电型的积累区。
应予说明，上述发明概要未列举本发明的所有特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是局部地表示本发明的实施方式的半导体装置100的上表面的图。
图2是表示图1中的a-a'截面的一个例子的图。
图3是表示图2的c-c'截面处的掺杂浓度分布的一个例子的图。
图4是表示导通时的集电极电流ic的波形例的图。
图5是表示图2的c-c'截面处的掺杂浓度分布的另一例的图。
图6是表示图2的c-c'截面处的掺杂浓度分布的另一例的图。
图7是表示图1中的a-a'截面的另一例的图。
图8是表示第一积累区16、第二积累区26和第三积累区28的配置例的图。
图9是表示半导体装置100的制造方法的一个例子的流程图。
图10是表示图1中的a-a'截面的另一例的图。
图11是表示半导体装置100的图1中的a-a'截面的另一例的图。
图12是表示图11中示出的半导体装置100的、c-c'截面处的掺杂浓度分布的一个例子的图。
图13是表示在仅具有第一积累区16的比较例中的、台面部61附近的电子电流和位移电流流通的路径的一个例子的图。
图14是表示具备第一积累区16、第二积累区26和第三积累区28的半导体装置100的导通时的电子电流和位移电流的图。
图15是表示导通时的栅极电压vg和集电极-发射极间电压vce的时间波形的一个例子的图。
图16是表示图1中的a-a'截面的另一例的图。
图17是表示图16的d-d'截面处的掺杂浓度分布的一个例子的图。
图18是表示在室温、低电流条件下的关断损耗eoff与距离l2之间的关系的图。
图19是表示在室温、低电流条件下的导通损耗eon与距离l2之间的关系的图。
图20是表示在室温、低电流条件下的导通损耗和反向恢复损耗之和eon+err与距离l2之间的关系的图。
图21是表示在高温、大电流条件下的关断损耗eoff与距离l2之间的关系的图。
图22是表示在高温、大电流条件下的导通损耗eon与距离l2之间的关系的图。
图23是表示在高温、大电流条件下的导通损耗和反向恢复损耗之和eon+err与距离l2之间的关系的图。
图24是表示在室温、低电流条件下的开关损耗与晶体管部70的导通电压和二极管部80的正向电压之和的权衡关系的图。
图25是表示在高温、大电流条件下的开关损耗与晶体管部70的导通电压和二极管部80的正向电压之和的权衡关系的图。
图26是表示图16的d-d'截面处的掺杂浓度分布的另一例的图。
图27是表示图1中的a-a'截面的另一例的图。
图28是局部地表示本发明的其它实施方式的半导体装置300的上表面的图。
图29是图28的a-a'截面图。
图30是图28的a-a'截面图的另一例。
图31是图28的a-a'截面图的另一例。
图32是表示本发明的其它实施方式的半导体装置400的截面的一个例子的图。
图33是表示半导体装置400的另一例的图。
图34是局部地表示本发明的其它实施方式的半导体装置500的上表面的图。
图35是图34的a-a'截面图。
图36是对栅极沟槽部40的截面形状进行说明的图。
图37是表示栅极沟槽部40的截面形状的另一例的图。
图38是图34的b-b'截面图。
图39是表示图35～图38中示出的栅极沟槽部40的形成工序的一个例子的图。
图40是表示栅极沟槽部40的截面形状的另一例的图。
图41是对栅极沟槽部40的截面形状进行说明的图。
图42是表示栅极沟槽部40的最大宽度部98的深度位置与第一积累区16之间的关系例的图。
图43是图34的a-a'截面图的另一例。
图44是表示在图43的例子中，栅极沟槽部40的最大宽度部98的深度位置与第一积累区16之间的关系例的图。
图45是表示具有第一锥形部45和第三锥形部47的栅极沟槽部40的形成工序的一个例子的图。
图46是表示栅极沟槽部40的截面形状的另一例的图。
符号说明
10···半导体基板，11···阱区，12···发射区，14···基区，15···接触区，16···第一积累区，17···底部区域，18···漂移区，19···高浓度区域，20···缓冲区，21···连接部，22···集电区，24···集电电极，25···连接部，26···第二积累区，28···第三积累区，29···延伸部分，30···虚设沟槽部，31···前端部，32···虚设绝缘膜，33···电容附加部，34···虚设导电部，38···层间绝缘膜，39···延伸部分，40···栅极沟槽部，41···前端部，42···栅极绝缘膜，44···栅极导电部，45···第一锥形部，46···第二锥形部，47···第三锥形部，48···栅极布线，49···接触孔，50···栅电极，52···发射电极，54···接触孔，56、58、59···接触孔，60···中间台面部，61···台面部，70···晶体管部，80···二极管部，82···阴极区，84···薄膜部，86···下侧部，87···中间部，88···双箭头，90···中间区域，91、92、93、94···波形，98···最大宽度部，100···半导体装置，200···虚线，300···半导体装置，400···半导体装置，500···半导体装置，501···上表面，502···槽部，503···保护膜，504···槽部，505···槽部，506···沟槽，510···沟槽
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求的发明。另外，实施方式中说明的特征的所有组合并不限定为发明的解决方案所必须的。
图1是局部地表示本发明的实施方式的半导体装置100的上表面的图。本例的半导体装置100是具有晶体管部70和二极管部80的半导体芯片，所述晶体管部70包含igbt等晶体管，所述二极管部80包含fwd(freewheeldiode：续流二极管)等二极管。二极管部80以与晶体管部70邻接的方式形成在半导体基板的上表面。在图1中，表示芯片端部周边的芯片上表面，省略其他区域。
另外，在图1中示出半导体装置100中的半导体基板的有源区，但半导体装置100可以包围有源区而具有边缘终端结构部。有源区是指在将半导体装置100控制为导通状态时电流流通的区域。边缘终端结构部缓和半导体基板的上表面侧的电场集中。边缘终端结构部例如具有保护环、场板、降低表面电场和将它们组合而得的结构。
本例的半导体装置100具备形成于半导体基板的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15。另外，本例的半导体装置100具备设置于半导体基板的上表面的上方的发射电极52和栅电极50。发射电极52和栅电极50以相互分离的方式设置。栅极沟槽部40和虚设沟槽部30是沟槽部的一个例子。
在发射电极52和栅电极50与半导体基板的上表面之间形成有层间绝缘膜，但是在图1中进行省略。以贯穿该层间绝缘膜的方式在本例的层间绝缘膜形成有接触孔56、接触孔58、接触孔49和接触孔54。
发射电极52通过接触孔54与半导体基板的上表面的发射区12、接触区15和基区14接触。另外，发射电极52通过接触孔56和接触孔58与虚设沟槽部30内的虚设导电部连接。在发射电极52与虚设导电部之间可以设置有连接部21和连接部25，所述连接部21和连接部25由掺杂了杂质的多晶硅等具有导电性的材料形成。连接部21和连接部25形成在半导体基板的上表面。在连接部21和连接部25与半导体基板之间形成有热氧化膜等绝缘膜。
栅电极50通过接触孔49与栅极布线48接触。栅极布线48由掺杂了杂质的多晶硅等形成。在栅极布线48与半导体基板之间形成有热氧化膜等绝缘膜。栅极布线48在半导体基板的上表面，与栅极沟槽部40内的栅极导电部连接。栅极布线48不与虚设沟槽部30内的虚设导电部连接。本例的栅极布线48从接触孔49的下方形成到栅极沟槽部40的前端部41。前端部41是在栅极沟槽部40中最接近栅电极50的端部。在栅极沟槽部40的前端部，栅极导电部在半导体基板的上表面露出，与栅极布线48接触。
发射电极52和栅电极50由含有金属的材料形成。例如，各电极的至少一部分区域由铝或铝-硅合金形成。各电极在由铝等形成的区域的下层可以具有由钛、钛化合物等形成的势垒金属。此外，在接触孔内可以具有以与势垒金属和铝等接触的方式埋入钨等而形成的插塞。
1个以上的栅极沟槽部40和1个以上的虚设沟槽部30在晶体管部70的区域中以预定的间隔沿着预定的排列方向(短边方向)排列。在晶体管部70中，可以沿着排列方向交替形成1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向(长度方向)延伸的2个延伸部分39(沿着延伸方向为直线状的沟槽的部分)和连接2个延伸部分的前端部41。优选前端部41的至少一部分形成为曲线状。在栅极沟槽部40的2个延伸部分39中，通过将作为沿着延伸方向的直线形状的端的端部彼此与前端部41连接，从而能够缓和延伸部分39的端部处的电场集中。栅极布线48可以在栅极沟槽部40的前端部41与栅极导电部连接。
本例的虚设沟槽部30设置于栅极沟槽部40的各延伸部分39之间。这些虚设沟槽部30可以具有沿着延伸方向延伸的直线形状。
在晶体管部70中，在与二极管部80邻接的边界，具备在表面没有形成发射区的中间区域90。另外，在晶体管部70中，在与中间区域90邻接的部分，多个虚设沟槽部30可以连续排列。形成在与中间区域90邻接的部分的虚设沟槽部30还可以具有延伸部分29和前端部31。前端部31和延伸部分29具有与前端部41和延伸部分39相同的形状。具有前端部31的虚设沟槽部30和直线形状的虚设沟槽部30在延伸方向上的长度可以相同。
在晶体管部70与二极管部80的边界处连续排列的虚设沟槽部30的数目可以比在与二极管部80分开的晶体管部70的内侧连续排列的虚设沟槽部30的数目多。应予说明，沟槽部的数目是指在排列方向上排列的沟槽部的延伸部分的数目。
在图1的例子中，在与二极管部80的边界处的晶体管部70(即，中间区域90及其邻接部分)，设置有具有前端部31和延伸部分29的虚设沟槽部30。在图1的例子中，介由前端部31连接的两根延伸部分29在与延伸部分29的延伸方向垂直的排列方向上连续地排列。与此相对，在晶体管部70的内侧，栅极沟槽部40的延伸部分39和直线形状的虚设沟槽部30是一根一根交替排列的。
发射电极52形成在栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15的上方。阱区11与设置有栅电极50一侧的有源区的接触孔54的长度方向的端分离而形成在预定的范围。阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的靠栅电极50侧的一部分区域形成于阱区11。直线形状的虚设沟槽部30的延伸方向的端部以及虚设沟槽部30的前端部31的底部可以被阱区11覆盖。
在被各沟槽部夹着的台面部61形成有基区14。台面部61是指在被沟槽部夹着的半导体基板的区域中与沟槽部的最深的底部相比靠近上表面侧的区域。基区14是掺杂浓度比阱区11的掺杂浓度低的第二导电型。阱区11为第二导电型。本例的基区14为p-型，阱区11为p+型。
在台面部61的基区14的上表面形成有掺杂浓度比基区14的掺杂浓度高的第二导电型的接触区15。本例的接触区15为p+型。阱区11可以相对于有源区中的接触区15中的、在沟槽部的延伸方向上配置于最靠端部的接触区15向栅电极50的方向分开而形成。另外，在晶体管部70中，在接触区15的上表面的一部分选择性地形成有掺杂浓度比半导体基板高的第一导电型的发射区12。本例的发射区12为n+型。
各接触区15和发射区12从邻接的一个沟槽部形成到另一个沟槽部。晶体管部70的1个以上的接触区15和1个以上的发射区12以沿着沟槽部的延伸方向交替地在台面部61的上表面露出的方式形成。
在另一例中，在晶体管部70中的台面部61中，接触区15和发射区12可以沿着延伸方向形成为条纹状。例如在与沟槽部邻接的区域形成发射区12，在被发射区12夹着的区域形成接触区15。
在二极管部80的台面部61可以不形成发射区12。另外，在中间区域90的台面部61(在本说明书中称为中间台面部60)中，隔着虚设沟槽部30在与晶体管部70中的至少一个接触区15对置的区域形成有接触区15。此外，可以在中间台面部60的最靠近表面中的、与隔着虚设沟槽部30邻接的晶体管部70的发射区12相互相对的最外表面也形成有接触区15。此时，接触区15可以隔着在沟槽延伸方向上的中间台面部60的两端露出的基区14连续地形成。
在晶体管部70中，接触孔54形成于接触区15和发射区12的各区域的上方。接触孔54不形成在与基区14和阱区11相对应的区域。
在二极管部80中，接触孔54形成在接触区15和基区14的上方。本例的接触孔54不形成在二极管部80的台面部61中的多个基区14中的最靠栅电极50的基区14。在本例中，晶体管部70的接触孔54和二极管部80的接触孔54在各沟槽部的延伸方向上具有相同的长度。
在二极管部80中，在与半导体基板的下表面邻接的区域形成有n+型的阴极区82。在图1中，用虚线表示形成有阴极区82的区域。在与半导体基板的下表面邻接的区域中，在未形成阴极区82的区域可以形成p+型的集电区。
图2是表示图1中的a-a'截面的一个例子的图。本例的半导体装置100在该截面具有半导体基板10、层间绝缘膜38、发射电极52和集电电极24。发射电极52形成在半导体基板10和层间绝缘膜38的上表面。
集电电极24形成在半导体基板10的下表面。发射电极52和集电电极24由金属等导电材料形成。在本说明书中，将连结发射电极52与集电电极24的方向称为深度方向。
半导体基板10可以为硅基板，也可以为碳化硅基板，还可以为氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。在该截面的半导体基板10的上表面侧形成有p-型的基区14。
在该截面中，在晶体管部70的上表面侧，从半导体基板10的上表面侧起依次形成有n+型的发射区12、p-型的基区14和n+型的第一积累区16。
在该截面中，在二极管部80的上表面侧形成有p-型的基区14。在二极管部80未形成第一积累区16。另外，在与晶体管部70邻接的中间台面部60的上表面形成有接触区15。
在晶体管部70中，在第一积累区16的下表面形成有n-型的漂移区18。通过在漂移区18与基区14之间设置浓度比漂移区18的浓度高的第一积累区16，从而能够提高载流子注入促进效应(ie效应)，而能够降低导通电压。
第一积累区16形成在晶体管部70的各台面部61。第一积累区16可以以覆盖各台面部61中的基区14的整个下表面的方式设置。在二极管部80中，在基区14的下表面形成有漂移区18。在晶体管部70和二极管部80这两者中，在漂移区18的下表面形成有n+型的缓冲区20。
缓冲区20形成在漂移区18的下表面侧。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达p+型的集电区22和n+型的阴极区82的场截止层发挥功能。
在晶体管部70中，在缓冲区20的下表面形成有p+型的集电区22。在二极管部80中，在缓冲区20的下表面形成有n+型的阴极区82。应予说明，在有源区，将与阴极区82一致的下表面的区域作为二极管部80。或者，可以将沿与半导体基板10的下表面垂直的方向相对于半导体基板10的上表面投影阴极区82时的投影区域作为二极管部80。另外，在有源区，可以将沿与半导体基板10的下表面垂直的方向相对于半导体基板的上表面投影集电区22时的投影区域且包括发射区12和接触区15的预定的单位构成规则配置的区域作为晶体管部70。
在半导体基板10的上表面侧形成有1个以上的栅极沟槽部40以及1个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面起贯穿基区14并到达漂移区18。在设置有发射区12、接触区15和第一积累区16中的至少任一个的区域中，各沟槽部还贯穿这些区域并到达漂移区18。沟槽部贯穿掺杂区域不限于按照在形成掺杂区域之后形成沟槽部的顺序来制造。沟槽部贯穿掺杂区域还包括在形成沟槽部之后，在沟槽部之间形成掺杂区域。
第一积累区16在沟槽部的延伸方向上的端部例如在图1中示出的俯视下，可以位于配置在沟槽部的延伸方向上的两端的接触区15的内部(在半导体基板10的深度方向上为接触区15的下部)。此外，第一积累区16的在沟槽部的延伸方向上的端部可以位于比发射区12靠近栅电极50侧，且比接触孔54的在延伸方向上的端部靠近发射区12侧的位置。
栅极沟槽部40具有形成于半导体基板10的上表面侧的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以以将栅极沟槽的内壁的半导体氧化或氮化的方式形成。栅极导电部44在栅极沟槽的内部形成在比栅极绝缘膜42靠近内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44包括在深度方向上隔着栅极绝缘膜42至少与邻接的基区14对置的区域。该截面处的栅极沟槽部40在半导体基板10的上表面被层间绝缘膜38覆盖。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成由电子的反转层形成的沟道。
虚设沟槽部30在该截面中可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成于半导体基板10的上表面侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成于虚设沟槽的内部，且形成于比虚设绝缘膜32靠近内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。该截面处的虚设沟槽部30在半导体基板10的上表面被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以为向下侧凸的曲面状(截面为曲线状)。
半导体装置100还具备电容附加部，该电容附加部在台面部61中设置于比第一积累区16靠近下方的位置，施加栅极-集电极间电容。即，与未设置电容附加部的情况相比，电容附加部使栅极导电部44与集电电极24之间的导通时的瞬态的栅极-集电极间电容增加。图2的例子的半导体装置100具有第二积累区26作为电容附加部。
第二积累区26在2个沟槽部之间设置于比第一积累区16靠近下方的位置。与第二积累区26邻接的2个沟槽部中的至少一方可以为栅极沟槽部40。另外，第二积累区26可以设置在2个虚设沟槽部30之间。第二积累区26是掺杂浓度比漂移区18的掺杂浓度高的n+型。
另外，在2个沟槽部之间可以设置3个以上的积累区。在图2的例子中，在第一积累区16与第二积累区26之间设有第三积累区28。第三积累区28是掺杂浓度比漂移区18的掺杂浓度高的n+型。
图3是表示图2的c-c'截面处的掺杂浓度分布的一个例子的图。在图3中示出从晶体管部70中的发射区12起到漂移区18的上端为止的掺杂浓度分布。如图3所示，表示掺杂的浓度的图的纵轴为对数轴。纵轴上的一个刻度表示10倍。在本说明书中，掺杂浓度是指施主化或受主化的杂质(掺杂剂)的浓度。图3所示的杂质浓度与施主和受主的浓度差(净掺杂浓度)相对应。
深度方向上的掺杂浓度分布在第一积累区16、第三积累区28和第二积累区26中分别具有峰。第一积累区16、第三积累区28和第二积累区26可以以从半导体基板10的上表面或下表面注入杂质的方式形成。
作为一个例子，第一积累区16的掺杂浓度的峰值dc、第三积累区28的掺杂浓度的峰值d2、第二积累区26中的掺杂浓度分布的峰值d1相同。然而，这些峰值可以具有±10％左右的误差。
作为一个例子，第一积累区16的掺杂浓度的峰位置p3、第三积累区28的掺杂浓度的峰位置p2、第二积累区26中的掺杂浓度分布的峰位置p1在深度方向上等间隔地配置。然而，这些峰位置可以具有±10％左右的误差。峰位置p3与峰位置p1之间的距离可以比第一积累区16的深度方向上的宽度大。另外，峰位置p3与峰位置p2之间的距离也可以比第一积累区16的在深度方向上的宽度大。在此，第一积累区16的在深度方向上的宽度例如可以是相对于峰浓度的半峰值全宽度(fwhm)，还可以如图3的双箭头88所示，是在峰位置的前后处掺杂浓度极小的位置之间的宽度。
另外，优选多个积累区中的、形成于最下侧的积累区(在本例中为第二积累区26)在邻接的沟槽部的下端附近且设置于台面部61。然而，优选多个积累区中的、形成于最下侧的积累区(在本例中为第二积累区26)的峰位置p1配置在比邻接的栅极沟槽部40的下端的位置pt靠近上侧的位置。此外，可以配置在比沟槽侧壁从大致直线状变化为曲面的边界pt2靠近上侧的位置。通过在被沟槽部夹着的区域设置第二积累区26，从而能够使导通时的瞬态的栅极-集电极间电容增大。
另外，多个积累区中的、形成于最下侧的积累区(在本例中为第二积累区26)的下端的位置pb可以配置于比邻接的栅极沟槽部40的下端位置pt靠近上侧的位置。此外，可以配置于比沟槽侧壁从大致直线状变化为曲面的边界pt2靠近上侧的位置。第二积累区26的下端是指在比第二积累区26的峰p1靠下侧的位置中的、漂移区18的掺杂浓度dd的10倍的掺杂浓度的位置。
第一积累区16与配置于第一积累区16下的积累区(在本例中为第三积累区28)之间的区域中的掺杂浓度可以比漂移区dd的掺杂浓度高。即，第一积累区16与第三积累区28之间的边界处的掺杂浓度分布的极小值d3可以比漂移区的掺杂浓度dd大。第一积累区16以外的积累区彼此的边界处的掺杂浓度分布的极小值也可以比漂移区的掺杂浓度dd大。
然而，如果第一积累区16与配置于第一积累区16下的积累区(在本例中为第三积累区28)之间的边界处的掺杂浓度分布的极小值d3过于接近第一积累区16中的掺杂浓度的峰值dc，则第一积累区16和第三积累区28作为一个积累区发挥功能。因此，设置于第一积累区16的下方的积累区无法作为电容附加区域发挥功能。即，第一积累区16与相邻的作为电容附加区域的积累区(在本例中为第二积累区26)之间的掺杂浓度可以比第一积累区16的峰浓度低预定的比例。作为一个例子，第一积累区16与第三积累区28之间的边界处的掺杂浓度分布的极小值d3可以为第一积累区16的掺杂浓度的峰值dc的1/10以下。极小值d3还可以为峰值dc的1/100以下。
另外，多个积累区中的形成于最下侧的积累区(在本例中为第二积累区26)的峰位置p1可以配置于比邻接的栅极沟槽部40的中央靠近下侧的位置。另外，配置于第一积累区16下的积累区(在本例中为第三积累区28)的峰位置p2也可以配置在比邻接的栅极沟槽部40的中央靠近下侧的位置。
另外，多个积累区中的形成于最下侧的积累区(在本例中为第二积累区26)的峰位置p1可以配置在邻接的栅极沟槽部40的下侧1/4的范围内，也可以配置在下侧1/8的范围内。通过将第二积累区26设置于栅极沟槽部40的底部附近，从而能够增大导通时的瞬态的栅极-集电极间电容。
应予说明，在第二积累区26与第三积累区28之间，掺杂浓度分布成为谷形状的部分的极小的浓度可以比在第一积累区16与第二积累区26之间掺杂浓度分布成为谷形状的部分的极小的浓度低。由此，能够有效地增大导通时的瞬态的栅极-集电极间电容。
如果将积累区配置于基区14的附近，则负电容增大，无法增大瞬态的栅极-集电极间的正电容。对此，通过例如如上那样地调整各积累区的位置，能够增大瞬态的栅极-集电极间的正电容。
图4表示导通时的集电极电流ic的波形例的图。波形93表示均没有设置第一积累区16、第二积累区26和第三积累区28的情况的集电极电流ic。
波形94表示设置有第一积累区16，且未设置第二积累区26和第三积累区28的情况的集电极电流ic。由于第一积累区16设置于基区14的附近，所以使栅极-集电极间的负电容增加。因此，导通时的集电极电流ic的di/dt增加。通过设置第一积累区16，能够改善导通电压与关断损耗之间的权衡关系，但是由于导通时的di/dt增大，所以栅极电阻增大，如果抑制di/dt增加，则导通损耗增大。
波形91表示设置了第一积累区16和第二积累区26的情况下的集电极电流ic。由于第二积累区26设置于远离基区14的位置，所以能够增加栅极-集电极间的电容。因此，导通时的集电极电流ic的di/dt减少。因此，能够改善导通电压与关断损耗之间的权衡关系的同时，能够降低导通损耗。
波形92表示设置了第一积累区16、第二积累区26和第三积累区28的情况下的集电极电流ic。通过设置第三积累区28，从而栅极-集电极间的电容进一步增大。因此，能够改善导通电压与关断损耗之间的权衡关系，并且能够进一步降低导通损耗。
图5是表示图2的c-c'截面处的掺杂浓度分布的另一例的图。在本例中，在第一积累区16以外的积累区中，靠下侧的积累区的掺杂浓度比靠上侧的积累区的掺杂浓度高。更具体而言，第二积累区26的掺杂浓度的峰值d1比第三积累区28的掺杂浓度的峰值d2高。第二积累区26的掺杂浓度的峰值d1可以比第一积累区16的掺杂浓度的峰值dc高。例如，第二积累区26的掺杂浓度的峰值d1可以为第一积累区16的掺杂浓度的峰值dc的3倍～7倍的程度。通过这样的构成，能够缓和由第一积累区16引起的负电容增加的影响，能够减少导通时的集电极电流ic的di/dt。因此，通过第二积累区26的掺杂浓度的高浓度化，进一步提高由ie效果带来的积累效果，从而能够改善导通电压与关断损耗之间的权衡关系的同时，能够通过使导通di/dt减少而进一步降低导通损耗。
另外，最下侧的第二积累区26的掺杂浓度的峰值d1可以比第一积累区16和第三积累区28的掺杂浓度的峰值d2、dc小。通过减小从基区14起算的距离最大的积累区的掺杂浓度，能够有效地减少栅极-集电极间的电容附加量。
图6是表示图2的c-c'截面处的掺杂浓度分布的另一例的图。在本例中，在半导体基板10的深度方向上，第一积累区16与配置于第一积累区16下的积累区(在本例中为第三积累区28)之间的间隔p2-p3可以比最下侧的积累区(在本例中为第二积累区26)与从下侧起第二个积累区(在本例中为第三积累区28)之间的间隔p1-p2大。
间隔p2-p3可以为间隔p1-p2的1.5倍以上，也可以为2倍以上。另外，积累区彼此之间的间隔可以恒定。如果在基区14的附近形成积累区，则有时导致栅极-集电极间的负电容增大，但是通过上述构成，能够在不使栅极-集电极间的负电容增大的情况下，有效增大电容附加量。
图7是表示图1中的a-a'截面的另一例的图。在本例中，中间区域90和在晶体管部70中隔着虚设沟槽部30与中间区域90邻接的台面部61中的积累区的数目比晶体管部70的内部的台面部61中的积累区的数目少。越接近中间区域90，晶体管部70的台面部61中的积累区的数目可以越少。
在图7的例子中，在隔着虚设沟槽部30与中间区域90邻接的台面部61形成有第三积累区28，但是未形成第二积累区26。相对于该台面部61，在与中间区域90相反侧邻接的台面部61形成有第二积累区26和第三积累区28。通过这样的构成，能够使积累区的数目逐渐变化，能够缓和边界部分中的电场集中。
另外，在中间区域90的台面部61(中间台面部60)可以形成有第一积累区16。在中间台面部60不形成其他积累区。另外，在中间台面部60的半导体基板10的上表面附近可以形成接触区15。另外，相对于中间台面部60，在二极管部80的台面部61均未形成第一积累区16、第二积累区26和第三积累区28。通过这样的构成，能够使形成于基区14的下侧的n+型的区域的数目逐渐变化。
图8是表示第一积累区16、第三积累区28和第二积累区26的配置例的图。在图8中，横轴表示半导体基板10的深度方向，纵轴表示掺杂浓度。另外，将与基区14的下端相比向下侧突出的栅极沟槽部40的长度记为α，将各积累区的峰位置之间的间隔记为β。
另外，在各积累区的掺杂浓度分布中，将成为峰浓度的1/10倍的浓度的位置的间隔记为γ。例如，将在第一积累区16的掺杂浓度分布中的、比峰位置靠近下侧且成为峰浓度的1/10倍的浓度的位置与在第三积累区28的掺杂浓度分布中的、比峰位置靠近上侧且成为峰浓度的1/10倍的浓度的位置之间的间隔记为γ1。同样地，将在第三积累区28的掺杂浓度分布中的、比峰位置靠近下侧且成为峰浓度的1/10倍的浓度的位置与在第二积累区26的掺杂浓度分布中的、比峰位置靠近上侧且成为峰浓度的1/10倍的浓度的位置之间的间隔记为γ2。
各峰位置的间隔βk(朝向下表面侧为k＝1，2，···)为0.3α以上且0.9α以下的程度。如上所述，β1可以比β2大。另外，各间隔γk为0.2βk以上且0.8βk以下的程度。图8中的掺杂浓度分布为高斯分布，但是在另一例中，掺杂浓度分布可以具有矩形等形状。作为一个例子，在通过离子注入形成各区域的情况下，掺杂浓度分布近似高斯分布，在通过外延生长形成各区域的情况下，掺杂浓度分布近似矩形。在掺杂浓度分布为矩形的情况下，峰位置是掺杂浓度显示极大值的区间的中央。
在半导体基板10的深度方向上朝向下表面侧越深，βk可以越小。或者，在深度方向上朝向下表面侧越深，βk可以越大。另外，在深度方向上朝向下表面侧越深，γk可以越大。或者，在深度方向上朝向下表面侧越深，γk可以越小。
对于多个积累区而言，针对基区14与沟槽底之间的中点的深度处，沟槽底侧的积累区的个数可以比基区14侧的积累区的个数多。或者，对于多个积累区而言，针对基区14与沟槽底之间的中点的深度处，沟槽底侧的积累区的个数可以比基区14侧的积累区的个数少。
图9是表示半导体装置100的制造方法的一个例子的流程图。首先，在工序s1200中，形成半导体装置100的上表面侧的结构。工序s1200包括形成发射区12和基区14的掺杂区域形成步骤。基区14可以以注入磷等掺杂剂的方式形成。另外，工序s1200还包括在掺杂区域形成步骤之后形成各沟槽部的沟槽形成步骤。另外，工序s1200还包括形成覆盖各沟槽部的层间绝缘膜38的层间绝缘膜形成步骤。
接下来，在工序s1202中，在半导体基板10和层间绝缘膜38的整个上表面形成势垒金属。接着，在工序s1204中，从导体基板10的上表面侧注入质子而形成第一积累区16和其他积累区(例如第二积累区26和第三积累区28)。在s1204中，使注入质子的射程不同，而多次注入质子。使注入的质子的一部分施主化，形成各积累区。此时，第一积累区16和其他积累区含有氢作为杂质。另外，在工序s1204中，可以从半导体基板10的下表面侧注入质子。在注入质子之后，可以以350℃～450℃的程度的温度进行热处理来使质子活化。
质子与磷离子等相比能够更容易注入到深的位置，注入位置的偏差也小。通过用质子形成积累区，从而能够容易地形成位于深的位置的积累区。另外，由于能够陡峭地形成积累区的掺杂浓度分布的峰，所以能够容易地形成窄宽度的积累区，能够容易地增大栅极-集电极间电容。另外，通过在形成势垒金属之后从半导体基板10的上表面侧注入质子，从而能够抑制质子或氢被从半导体基板10的上表面侧抽出。
接下来，在工序s1206中，形成发射电极52。发射电极52的形成温度为350℃～450℃的程度。可以省略质子注入后的热处理，而在发射电极52的形成时使质子活化。应予说明，工序s1204和工序s1206的顺序可以颠倒。通过在形成发射电极52之后注入质子，从而能够进一步抑制质子被从半导体基板10的上表面抽出。另外，可以在形成发射电极52之后，对半导体基板10照射电子束，而调整载流子寿命。
接下来，在工序s1208中，对半导体基板10的下表面侧进行磨削，而调整半导体基板10的厚度。半导体基板10的厚度是根据半导体装置100应该具有的耐压或额定电压而设定的。这里，耐压可以是例如雪崩电流以预定的值流通时的施加电压。
接下来，在工序s1210中，形成半导体装置100的下表面侧的结构。下表面侧的结构是指例如集电区22和阴极区82。接下来，在工序s1212中，从半导体基板10的下表面侧注入质子，而形成缓冲区20。接下来，在工序s1214中进行热处理，在缓冲区20使注入的质子活化。
可以向缓冲区20以使深度位置不同的方式多次注入质子。由此，缓冲区20的深度方向上的掺杂浓度分布形成多个峰。在缓冲区20的掺杂浓度分布中，从半导体基板10的下表面观察时位于最深位置的峰值比位于第二深位置的峰值大。通过这样的方法，能够制造半导体装置100。
在其他制造方法的例子中，第一积累区16的杂质可以为磷。此时，在工序s1200中，可以向第一积累区16注入杂质。由于第一积累区16形成于比较浅的位置，所以可以由磷形成。与此相对，其他积累区(例如第二积累区26和第三积累区28)形成在比较深的位置。通过使第一积累区16以外的积累区的杂质为氢，从而如上所述，能够容易地形成第一积累区16以外的积累区，另外，能够使第一积累区16以外的积累区的宽度变窄。
另外，在其他制造方法的例子中，第一积累区16以外的积累区中的至少一个积累区的杂质可以为磷。例如，第一积累区16以外的积累区中的最浅位置的积累区(第三积累区28)的杂质可以为磷。此时，在工序s1200中，可以向该积累区注入杂质。在工序s1200中，在向基区14注入磷之后，可以进行3小时左右1150℃左右的热处理。
接下来，向第一积累区16和其他1个以上的积累区注入磷。此时，注入到更深的位置的磷离子的价数可以更高。由此，即便使加速电压不那么提高，也能够向深的位置注入磷离子。在向第一积累区16和其他积累区注入磷之后，进行比基区14更低温、更短时间的热处理。例如，进行30分钟左右的1000℃左右的热处理。其他工序与图9中示出的工序相同。
图10是表示图1中的a-a'截面的另一例的图。本例的半导体装置100在各沟槽部的绝缘膜具有电容附加部33。在图10的各沟槽部中，比第一积累区16靠近下侧的绝缘膜的至少一部分形成得薄于比第一积累区16靠近上侧的绝缘膜。在本例中，在比第一积累区16靠近下侧的位置，厚度薄的绝缘膜作为电容附加部33发挥功能。
通过使比第一积累区16靠近下侧的绝缘膜形成得薄，能够在比第一积累区16靠近下侧的位置增大导通时的瞬态的栅极-集电极间电容。电容附加部33的上端(即，厚度薄的绝缘膜的部分的上端)与第一积累区16的下端在深度方向上分离而形成。深度方向上的电容附加部33的上端与第一积累区16的下端之间的距离可以为第一积累区16在深度方向上的长度的0.5倍以上，也可以为1倍以上。
在另一例中，在各沟槽部中，比第一积累区16靠近下侧的绝缘膜的至少一部分形成为介电常数高于比第一积累区16靠近上侧的绝缘膜。介电常数高的绝缘膜的部分作为电容附加部33发挥功能。作为电容附加部33发挥功能的绝缘膜可以由与其他绝缘膜的部分不同的材料形成。另外，作为电容附加部33发挥功能的绝缘膜可以在与其他绝缘膜的部分不同的温度条件下形成。通过这样的构成，能够增大导通时的瞬态的栅极-集电极间电容。
应予说明，图1～图9中示出的任一个半导体装置100均可以应用电容附加部33。即，在各沟槽部的绝缘膜可以形成电容附加部33，并且还可以形成多个积累区。位于最深位置的第二积累区26的掺杂浓度的峰位置可以设置在与电容附加部33对置的深度范围。
图11是表示半导体装置100的图1中的a-a'截面的另一例的图。本例的半导体装置100除了具备图1～图10中说明的任一方式的半导体装置100的构成以外，还具备掺杂浓度比漂移区18的掺杂浓度高的n+型的高浓度区域19。
高浓度区域19在半导体基板10的内部设置于比多个沟槽部靠近下方且比缓冲区20靠近上方的位置。高浓度区域19可以配置在比半导体基板10的深度方向上的中点靠近上侧的位置。高浓度区域19可以以与多个沟槽部分离的方式设置。在高浓度区域19与各沟槽部之间可以设置有漂移区18。
高浓度区域19设置于晶体管部70的至少一部分的区域。在图11的例子中，高浓度区域19设置于晶体管部70的整个有源区(发射区12规则形成的整个区域)。例如，在与半导体基板10的上表面平行的面内，高浓度区域19可以以与整个集电区22重叠的方式设置。在该面内，高浓度区域19的端部可以配置在与集电区22的端部重叠的位置。另外，高浓度区域19的端部可以配置在比集电区22的端部靠近晶体管部70侧的位置，还可以配置在比集电区22的端部靠近二极管部80侧的位置。
另外，高浓度区域19没有设置在二极管部80的至少一部分的区域。然而，优选中间区域90的台面部61(中间台面部60)的至少一部分的区域不被高浓度区域19覆盖。在中间台面部60设有接触区15。由此，能够维持从中间台面部60抽出空穴。在图11的例子中，高浓度区域19没有设置在整个二极管部80和中间区域90。
在半导体装置100中，有时在有源区以外的区域发生电流集中，关断时的击穿耐量(关断耐量)降低。特别是如果使半导体装置100细微化，则有源区的耐压变高，在有源区以外的区域容易产生雪崩击穿。如果在有源区以外的区域发生雪崩击穿，则半导体装置100的关断耐量降低。对此，通过在晶体管部70设置高浓度区域19，从而晶体管部70中的耐压下降。因此，与有源区以外的区域相比，能够提前在面积大的整个晶体管部70发生雪崩击穿，能够改善半导体装置100的耐量。
图12是表示图11中示出的半导体装置100的c-c'截面处的掺杂浓度分布的一个例子的图。如上所述，在比栅极沟槽部40的下端位置pt深的位置p19设有高浓度区域19。高浓度区域19的掺杂浓度d19(例如峰浓度)可以比第一积累区16的掺杂浓度dc低。高浓度区域19的掺杂浓度d19可以比任一积累区的掺杂浓度低。高浓度区域19的掺杂浓度d19可以为多个积累区的掺杂浓度中的最小的掺杂浓度的一半以下。另外，高浓度区域19的掺杂浓度d19可以为多个积累区的掺杂浓度中的最大的掺杂浓度的1/10以下。应予说明，高浓度区域19可以通过从半导体基板10的上表面侧注入质子等来形成。
应予说明，在图2等中示出的具备多个积累区的半导体装置100中，与积累区的数目为1个以下的半导体装置相比，电子电流在台面部61流通的路径不同。由此，半导体装置100也能够降低导通时的损耗。
图13是表示仅具有第一积累区16的比较例中的、台面部61附近的电子电流和位移电流流通的路径的一个例子的图。在图13中示出导通时的电流路径。在导通时，栅极导电部44的电压从0[v]开始逐渐上升。由此，通过在基区14的栅极沟槽部40附近产生负电荷而形成沟道。
导通时的初始的电流的主体不是空穴电流而是电子电流。初始是指从栅极电压vge即将到达阈值电压前起到几乎以阈值电压的值进入vge恒定的米勒平台之前的期间。如果vge接近阈值电压，则沟道打开，电子开始向漂移区注入。
在图13的比较例中，从沟道朝向下方的电子在第一积累区16中有暂时沿排列方向(x轴方向或者从栅极沟槽部40的附近朝向台面部61中央的方向)流动的可能性。然而，在比第一积累区16靠近下方的漂移区18中，由于栅极沟槽部40附近已经形成电子的积累层(n型区域的形成有电子的积累层的阈值电压比p型区域的反转层的阈值电压小很多)，所以阻抗比漂移区18低。因此，电子电流主要在栅极沟槽部40附近流通。
如果电子到达背面的集电区22，则从集电区22到缓冲区20和漂移区18开始空穴的注入。由此，在沟槽部的下端附近积累空穴。作为一个例子，从栅极沟槽部40的下端附近起到比第一积累区16靠近下方的虚设沟槽部30的侧部，空穴以1e+16[cm-3]的数量级存在。
空穴聚集在栅极沟槽部40的下端和虚设沟槽部30的下端。特别是，由于虚设导电部34与发射电极52是相同电位，所以在虚设沟槽部30的侧壁容易形成空穴的反转层。从集电区22注入的空穴聚集在该空穴的反转层的附近。空穴从虚设沟槽部30到栅极沟槽部40的下端连续地分布。由于该空穴分布而引起在导通时大的位移电流向栅极沟槽部40的下端附近流通。
由空穴的积累而引起的位移电流产生隔着栅极绝缘膜42对置的栅极导电部44的充电。该栅极导电部44的充电引起栅电极vge的瞬间的增加。由于该位移电流越大，栅极导电部44越充电，所以栅极导电部44的电位更快速地上升。其结果是，栅极导电部44的电位瞬间超过栅极阈值。
由此，电子和空穴的大量的注入开始，集电极-发射极间电流增加。根据由集电极-发射极间电流的增加而产生的电流变化率，集电极-发射极间电压的电压减少率(dv/dt)增加。位移电流越大，则dv/dt越大。特别是，积累的空穴越不向发射电极52流通，位移电流越大，栅极导电部44的电位的瞬间增加越大。因此，在图13的比较例中，dv/dt较大，电磁噪声也较大。
图14是表示具备第一积累区16、第二积累区26和第三积累区28的半导体装置100在导通时的电子电流和位移电流的图。在本例中，通过沟道的电子在第一积累区16也沿着排列方向(x轴方向)行进。但是，在本例中，在第一积累区16的下方设有第三积累区28和第二积累区26。
在本例中，从第一积累区16直接流向第三积累区28的路径的电子电流的阻抗比从第一积累区16的中央附近回到栅极沟槽部40附近并流向第三积累区28的路径的电子电流的阻抗低。同样地，从第三积累区28直接流向第二积累区26的路径的电子电流的阻抗比从第三积累区28的中央附近回到栅极沟槽部40附近并流向第二积累区26的路径的电子电流的阻抗低。
在各积累区的下方中的、与栅极沟槽部40邻接的空穴高浓度区域容易积累空穴。另外，通过电子电流不在栅极沟槽部40的附近流通，而是在台面部61中央附近流通，从而促进空穴向该空穴高浓度区域积累。因此，促进电子电流流向台面部61中央附近。在图14中，示意地示出积累有空穴的空穴高浓度区域，但空穴高浓度区域可以仅存在于栅极沟槽部40与半导体基板10的边界附近。
如上所述，本例的电子电流不回到栅极沟槽部40附近，而在被栅极沟槽部40与虚设沟槽部30夹着的台面部61的中央附近向下方行进。即，本例的电子电流不在栅极沟槽部40附近流通，而是在台面部61的中央附近流通。该电子电流在台面部61的中央附近流通的效果是通过在深度方向上排列多个积累区而产生的。
如果电子电流在台面部61的中央附近流通，则台面部61的底部附近处的空穴分布在台面部61中央附近断开。因此，与电子电流的路径相比，虚设沟槽部30侧的空穴不流向栅极沟槽部40侧。该台面部61中央部的空穴分布的断开能够抑制在栅极沟槽部40的下端积累空穴。其结果是，与图13的例子相比，在图14的例子中，能够减小位移电流。由于能够减小位移电流，所以栅极导电部44的充电也变少，还抑制栅电极vge的瞬间的增加。由此，也能够抑制集电极-发射极间电压的电压减少率(dv/dt)。
本发明的发明人通过模拟，确认了空穴主要分布在栅极沟槽部40的下端、虚设沟槽部30的下端和侧部，并且空穴几乎未分布在台面部61的中央部。作为一个例子，在栅极沟槽部40的下端附近和虚设沟槽部30的下端附近，空穴以1e+13[cm-3]的数量级存在，远远低于图13的比较例中的1e+16[cm-3]。应予说明，1e+13是指1×1013。
虽然不限于以下理由，但是认为图14的例子中的空穴分布是由于栅极沟槽部40和虚设沟槽部30间的空穴分布被电子电流断开而引起的。另外，由于该空穴分布，所以在导通时，从虚设沟槽部30的下端附近向栅极沟槽部40的下端附近流通比图13的比较例小的位移电流。
因此，在本例中，由于位移电流比图13的比较例的位移电流小，所以与图13的比较例相比，dv/dt变小，还能够减少电磁噪声。另外，在本例中，可以不将出于抑制栅极导电部44的电位快速上升的目的的附加的栅极电阻rg与栅极导电部44连接。或者，如果将小的栅极电阻rg与栅极导电部44连接，则能够抑制栅极导电部44的电位的陡峭的上升。因此，与图13的比较例相比，能够降低导通时的电力损耗。
应予说明，第二积累区26和第三积累区28可以不与虚设沟槽部30直接接触。此时，空穴可以存在于从虚设沟槽部30的下端起到虚设沟槽部30的侧部中的第一积累区16的正下方为止的位置。由此，能够促进关断时向发射电极52抽出空穴。
图15是表示导通时的栅极电压vg和集电极-发射极间电压vce的时间波形的一个例子的图。在图15中，用实线表示图14中示出的半导体装置100的特性，用虚线200表示图13中示出的比较例的特性。
如图15所示，根据半导体装置100，与比较例相比，导通时的栅极电压vge和集电极-发射极间电压vce的变化更平缓。因此，能够降低导通损耗。作为一个例子，与比较例相比，半导体装置100能够将导通损耗降低30％以上。
图13～图15中说明的导通损耗的降低在使半导体装置100细微化的情况下变得更显著。如果使半导体装置100细微化，沟槽间距变小，则各台面部61的底部附近的空穴密度上升。因此，位移电流容易向栅极沟槽部40流通。另一方面，如半导体装置100所示，通过设置多个积累区，使导通时的电子电流流向台面部61的中央部，从而能够断开台面部61的底部附近的空穴分布，能够抑制流向栅极沟槽部40的位移电流。因此，即便使半导体装置100细微化，也能够抑制导通损耗。
图16是表示图1中的a-a'截面的另一例的图。在本例中，在晶体管部70的台面部61中，电容附加部仅具有一个积累区。即，在晶体管部70的台面部61，除了设置有第一积累区16以外，还设置有一个第二积累区26。另外，在二极管部80的台面部61未设置任何积累区。在中间台面部60中设置有第一积累区16，未设置其他积累区。
图17是表示图16的d-d'截面处的掺杂浓度分布的一个例子的图。d-d'截面是在晶体管部70的台面部61中，与半导体基板10的上表面垂直的截面。如上所述，在台面部61设置有第一积累区16和第二积累区26。
在半导体基板10的深度方向上，将从第一积累区16的上端起到配置于最下侧的积累区(在本例中为第二积累区26)的下端为止的距离记为l1。在本例中，第一积累区16的上端是指第一积累区16与基区14的边界。第二积累区26的下端如上所述可以是在比第二积累区26的峰p1靠近下侧的位置处的、漂移区18的掺杂浓度dd的10倍的掺杂浓度的位置。
另外，将从配置于最下侧的积累区(在本例中为第二积累区26)的下端到沟槽部(在本例中为栅极沟槽部40)的下端为止的距离记为l2。优选距离l2为距离l1的2倍以上且3倍以下。由此，能够降低半导体装置100中的开关损耗。
图18～图23是表示图16中示出的半导体装置100中的开关损耗与距离l2之间的关系的图。在图18～图23中，距离l2通过距离l1而归一化。在图18～图23的例子中，将配置于最下侧的积累区的下端的位置固定(即l1固定)，使栅极沟槽部40的下端的位置变化。作为一个例子，配置于最下侧的积累区的下端的位置是从半导体基板10的上表面起算为2.0μm以上且3.0μm以下的程度，栅极沟槽部40的下端的位置是从半导体基板的上表面起算为4μm以上且8μm以下的程度。
图18是表示环境温度为25度、半导体装置100的动作电流为10a/cm2的条件(称为室温、低电流条件)下的关断损耗eoff与距离l2之间的关系的图。图19是表示室温、低电流条件下的导通损耗eon与距离l2之间的关系的图。图20是表示室温、低电流条件下的导通损耗和反向恢复损耗之和eon+err与距离l2之间的关系的图。
图21是表示环境温度为150度、半导体装置100的动作电流为400a/cm2左右的条件(称为高温、大电流条件)下的关断损耗eoff与距离l2之间的关系的图。图22是表示高温、大电流条件下的导通损耗eon与距离l2之间的关系的图。图23是表示高温、大电流条件下的导通损耗和反向恢复损耗之和eon+err与距离l2之间的关系的图。
如图18～图23所示，通过将距离l2设为距离l1的2倍以上且3倍以下，从而能够降低半导体装置100的开关损耗。特别是，能够降低室温、低电流条件下的导通损耗和反向恢复损耗。另外，如果将距离l2设为距离l1的2.5倍左右，则能够使半导体装置100的开关损耗极小化。距离l2可以为距离l1的2.25倍以上且2.75倍以下。
如果在距离l2比距离l1的2.5倍小的区域内使距离l2增大，则导通时的集电极-发射极间电压的时间变化dv/dt变大，导通损耗减少。但是，如果距离l2过于增大，则导致栅极-集电极间的米勒电容增大。导致导通损耗增大。如图18～图23所示，通过适当地设定距离l2，从而能够使开关损耗极小化。
图24是表示在室温、低电流条件下的开关损耗(eoff+eon+err)与晶体管部70的导通电压和二极管部80的正向电压之和(von+vf)之间的权衡关系的图。在图24中示出将台面部61中的积累区的级数设为1级、2级、3级时的各自的特性。本例的距离l2是距离l1的2.5倍左右。
如图24所示，通过将台面部61中的积累区的级数设为2级(例如，第一积累区16和第二积累区26这两级)，从而能够改善开关损耗与导通电压等之间的权衡关系。应予说明，即使在积累区的级数为1级的情况下，权衡关系也比较良好，但是寄生于栅极的负电容增大，栅极导电部44中的电压的时间变化变得过于陡峭。
另外，如果将积累区的级数设为3级，则积累于积累区的下侧的载流子的浓度变得过高。因此，关断损耗变得非常大，开关损耗增大。优选设置于台面部61的积累区的级数为两级(即，电容附加部的积累区的级数为1级)。
图25是表示高温、大电流条件下的开关损耗(eoff+eon+err)与晶体管部70的导通电压和二极管部80的正向电压之和(von+vf)之间的权衡关系的图。如图25所示，通过将积累区设为两级，与积累区为3级的情况相比，权衡关系得到改善。
图26是表示图16的d-d'截面处的掺杂浓度分布的另一例的图。与图5中示出的例子同样地，第二积累区26的掺杂浓度d1可以比第一积累区16的掺杂浓度dc高。第二积累区26的掺杂浓度d1可以比基区14的掺杂浓度高。另外，第二积累区26的掺杂浓度d1可以比第一积累区16的掺杂浓度dc低。
图27是表示图1中的a-a'截面的另一例的图。本例的半导体装置100的中间台面部60和二极管部80的台面部61也具有与图16中示出的晶体管部70的台面部61同样的结构。即，台面部61和中间台面部60分别具有第一积累区16和第二积累区26。通过这样的结构，也能够降低半导体装置100的导通损耗，另外，能够改善开关损耗与导通电压等之间的权衡关系。
图28是局部地表示本发明的其它实施方式的半导体装置300的上表面的图。半导体装置300与半导体装置100的不同之处在于，在中间区域90a与二极管部80之间新设置有中间区域90b。半导体装置300中的中间区域90a与半导体装置100中的中间区域90相对应。其他结构与图1～图27中说明的任一方式的半导体装置100相同。
在中间区域90b中，仅在接触孔54的延伸方向的两端具备接触区15。另外，在延伸方向的两端的接触区15之间，基区14在半导体基板上表面露出。在中间区域90b的上表面，基区14露出的面积相对于接触区15的面积可以是5倍以上，也可以是10倍以上，还可以是20倍以上。
另外，中间区域90b的中间台面部60的个数可以为中间区域90a的中间台面部60的个数以上，或者比中间区域90a的中间台面部60的个数多。这里，中间台面部60的个数是指在排列方向上被沟槽部夹着的中间台面部60的个数。在本例中，中间区域90a的中间台面部60的个数为1个，中间区域90b的中间台面部60的个数为2个。
图29是图28的a-a'截面图。在中间区域90b的正下方的半导体基板10下表面，中间区域90a的集电区22可以以延伸的方式形成。在本例中，第一积累区16、第二积累区26和第三积累区28未形成于中间区域90a和中间区域90b。在二极管部80正向导通的情况下，空穴从晶体管部70的中间区域90a朝向二极管部80的阴极区82流通。由于中间区域90a的表面几乎整面地形成有接触区15，所以空穴的注入量多。通过设置中间区域90b，从而中间区域90a与阴极区82之间的距离变长，抑制从中间区域90a向二极管部80的空穴的注入量。
图30是图28的a-a'截面图的另一例。在本例中，随着从晶体管部70朝向二极管部80，设置于各台面部的积累区的级数逐渐减少。其他结构与图29中示出的半导体装置300相同。在图30所示的例子中，晶体管部70的台面部61形成有第一积累区16和第二积累区26，与中间区域90a邻接的晶体管部70的台面部61仅形成有第一积累区16。二极管部80在中间区域90a和中间区域90b的台面部未形成积累区。在本例中，也通过设置中间区域90b，从而中间区域90a与阴极区82之间的距离变长，抑制从中间区域90a向二极管部80的空穴的注入量。
图31是图28的a-a'截面图的另一例。在本例中，在晶体管部70和中间区域90a的台面部形成有积累区，在二极管部80和中间区域90b的台面部未形成积累区。在图31所示的例子中，在晶体管部70和中间区域90a的各台面部均形成有第一积累区16和第二积累区26。在本例中，也通过设置中间区域90b，从而中间区域90a与阴极区82之间的距离变长，抑制从中间区域90a向二极管部80的空穴的注入量。
图32是表示本发明的其它实施方式的半导体装置400的截面的一个例子的图。半导体装置400除了具备图1～图31中说明的半导体装置的构成以外，还具备底部区域17。底部区域17以外的构成与图1～图31中说明的任一方式的半导体装置相同。在图32中示出在图2的a-a'截面的构成中追加了底部区域17的构成。
底部区域17是掺杂有第二导电型的杂质的区域。本例的底部区域17为p-型。底部区域17的掺杂浓度的峰值可以比基区14的掺杂浓度的峰值小，也可以比基区14的掺杂浓度的峰值大，还可以相等。
底部区域17在晶体管部70的各台面中，设置在形成于最下侧的积累区(在图32的例子中为第二积累区26)与漂移区18之间。底部区域17可以以与各台面的两侧的沟槽部邻接的方式设置。底部区域17可以不设置在中间区域90和二极管部80。
底部区域17相对于基区14和发射电极52可以是电浮置的。在另一例中，底部区域17可以介由p型的区域与基区14或发射电极52连接。
底部区域17在半导体基板10的深度方向上可以设置在与栅极导电部44对置的范围。另外，底部区域17可以配置在比邻接的沟槽部的底部靠近上侧的位置。在另一例中，底部区域17可以覆盖邻接的沟槽部的底部的至少一部分。
通过设置底部区域17，从而能够缓和各台面部61中的电场集中，能够提高耐压。特别是，在设置有多个积累区的台面部61中，电场容易集中于台面部61。底部区域17可以设置于设有多个积累区的台面部61。在仅设有1个积累区或者没有设置积累区的台面部可以不设置底部区域17。在半导体基板10的深度方向上，多个积累区16、26、28之间可以是掺杂浓度比多个积累区16、26、28的掺杂浓度的峰浓度低的n型。
或者，在半导体基板10的深度方向上，多个积累区16、26、28之间可以为p型。此时，多个积累区16、26、28之间的p型区域的掺杂浓度可以为基区14的最大掺杂浓度以下且底部区域17的最大掺杂浓度以上，或者可以为底部区域17的最大掺杂浓度以下。特别是，如果多个积累区16、26、28之间的p型区域的掺杂浓度为底部区域17的最大掺杂浓度以下，则电子电流容易在台面部61的中央附近流通。
作为一个例子，半导体装置400中的缓冲区20在深度方向上的掺杂浓度分布中具有多个峰13。然而，缓冲区20中的掺杂浓度分布可以具有单一的峰，还可以遍及整体具有几乎均匀的浓度。图32所示的半导体装置400在缓冲区20中具有4个峰。配置于最上侧的峰13-1的浓度可以比从上侧起算配置在第二个的峰13-2的浓度高。
图33是表示半导体装置400的另一例的图。在图33中示出在图7的a-a'截面的构成中追加了底部区域17的构成。其他构成与图7中示出的半导体装置100相同。
本例的半导体装置400在形成有2个以上积累区的台面部61设置有底部区域17。在其他台面部未设置底部区域17。
另外，在积累区的级数不同的台面部61中，底部区域17的下端的深度位置可以相同。即，积累区的级数少的台面部61的底部区域17在深度方向上的厚度可以比积累区的级数多的台面部61的底部区域17的厚度大。在另一例中，可以无论积累区的级数如何，各个底部区域17的厚度均恒定。通过这样的结构，也能够缓和各台面部61中的电场集中，能够提高耐压。
图34是局部地表示本发明的其它实施方式的半导体装置500的上表面的图。半导体装置500相对于图1～图33中说明的任一半导体装置，沟槽部的截面形状不同。其他结构可以与图1～图33中说明的任一半导体装置相同。
图34所示的半导体装置500与图1～图33中说明的半导体装置的不同之处还在于不具备栅极布线48和接触孔49。在图34所示的半导体装置500中，栅电极50配置在与栅极沟槽部40的前端部41重叠的位置。栅电极50通过形成于层间绝缘膜38的接触孔59与栅极沟槽部40的栅极导电部44直接连接。但是，半导体装置500可以与图1～图33中的半导体装置同样地具备栅极布线48和接触孔49。
图35是图34的a-a'截面图。如上所述，半导体装置500的沟槽部的截面形状与图1～图33的半导体装置的沟槽部的截面形状不同。在图35的例子中，在台面部61设有第一积累区16和第二积累区26，在中间台面部60和二极管部80没有设置积累区。然而，各台面部中的积累区的级数可以与图1～图33中说明的任一个半导体装置中的积累区的级数相同。
本例的栅极沟槽部40具有越朝向上侧与半导体基板10的上表面平行的方向上的宽度(即，栅极沟槽部40的与延伸方向垂直的方向上的宽度)就越小的锥形部。虚设沟槽部30可以具有与栅极沟槽部40相同的形状，也可以具有与图1～图33中说明的栅极沟槽部40相同的形状。
图36是说明栅极沟槽部40的截面形状的图。在本例中，将半导体基板10的深度方向上的基区14与第一积累区16之间的边界称为边界位置。边界位置是与栅极沟槽部40接触的区域中的基区14与第一积累区16之间的边界位置。
栅极沟槽部40在比边界位置靠近上侧的位置具有第一锥形部45，所述第一锥形部45越朝向上侧(即越接近半导体基板10的上表面)则与半导体基板10的上表面平行的方向上的宽度就越小。第一锥形部45可以形成于边界位置与半导体基板10的上表面之间的整个区域，也可以仅形成在局部。第一锥形部45可以形成在比基区14宽广的范围，也可以形成在边界位置与半导体基板10的上表面之间的区域的一半以上的区域。
半导体基板10的上表面处的栅极沟槽部40的宽度w1可以比边界位置处的栅极沟槽部40的宽度w10小。另外，栅极沟槽部40的宽度w1可以比栅极沟槽部40的底部的宽度w2小。通过减小半导体基板10的上表面处的栅极沟槽部40的宽度w1，从而能够增大栅极沟槽部40与接触孔54之间的距离。因此，即便使半导体装置500细微化，也能够确保栅极沟槽部40与接触孔54之间的距离，而能够确保栅极沟槽部40与发射电极52之间的距离。因此，容易使半导体装置500细微化。
将本例的栅极沟槽部40在比边界位置更靠下侧的位置具有第二锥形部46，所述第二锥形部46越朝向下侧，宽度就越大。第二锥形部46可以形成在边界位置与沟槽底部之间的整个区域，也可以仅形成在局部。第二锥形部46可以形成在比从最上侧的积累区(在本例中为第一积累区16)的上端起到最下侧的积累区(在本例中为第二积累区26)的下端为止的区域更宽广的范围，也可以形成在边界位置与沟槽底部之间的区域的一半以上的区域。
通过这样的结构，能够容易地减小半导体基板10的上表面处的栅极沟槽部40的宽度w1。应予说明，由于栅极沟槽部40具有第二锥形部46，所以沟槽底部处的栅极沟槽部40与虚设沟槽部30之间的台面宽度w5变小。因此，容易流通图13和图14中示出的位移电流。对此，根据半导体装置500，由于将多个积累区设置于台面部61，所以如图14所示，电子电流容易在台面部61的中央附近流通。因此，能够在台面部61的中央断开沟槽底部附近的空穴分布，能够抑制位移电流。
半导体基板10的上表面处的栅极沟槽部40的宽度w1可以为栅极沟槽部40的最大宽度w2(在本例中为沟槽底部处的宽度)的0.8倍以下，也可以为0.7倍以下。栅极沟槽部40的宽度w1可以比台面部61的最大宽度w3(在本例中为基板上表面处的台面宽度)小，也可以比台面部61的最小宽度w5(在本例中为沟槽底部处的台面宽度)小，还可以比接触孔54的宽度w4小。
栅极沟槽部40的最大宽度w2可以比台面部61的最小宽度w5大。栅极沟槽部40的最大宽度w2可以比台面部61的最大宽度w3大。第一锥形部45的侧壁相对于与半导体基板10的上表面平行的面的角度θ1可以与第二锥形部46的侧壁相对于与半导体基板10的上表面平行的面的角度θ2相同，也可以不同。角度θ1可以比角度θ2大，也可以比角度θ2小。在本例中，角度θ1与角度θ2相等。应予说明，角度θ1和角度θ2可以是各锥形部的侧壁的切线与基板上表面所成的角度中的最大的角度。另外，各角度θ1和角度θ2可以使用各锥形部中的深度方向上的中央位置处的侧壁的切线与基板上表面所成的角度。
图37是表示栅极沟槽部40的截面形状的另一例的图。本例的栅极沟槽部40的沟槽底部处的角具有曲线形状。其他结构可以与图36中示出的栅极沟槽部40相同。通过这样的结构，能够缓和沟槽底部的角处的电场。另外，能够增大沟槽底部处的栅极沟槽部40与虚设沟槽部30之间的距离，能够抑制位移电流。
图38是图34的b-b'截面图。如上所述，本例的栅电极50介由接触孔59与栅极沟槽部40的前端部41中的栅极导电部直接连接。对此，如图1所示，在介由栅极布线48将栅极导电部与栅电极50连接的情况下，通过栅极布线48与基板上表面平行地流通的电荷在栅极导电部中沿着基板深度方向流动。此时，如果栅极布线48与栅极导电部的连接点具有陡峭的角部，则电荷集中于角部，因此不优选。因此，为了缓和栅极布线48与栅极导电部的连接角度，优选栅极沟槽部40在半导体基板10的上表面附近具有越接近半导体基板10的上表面宽度就越大的倒锥形结构。但是，如果在栅极沟槽部40的上端具有倒锥形结构，则在图36所示的截面中，栅极沟槽部40与接触孔54之间的距离变小。
在本例中，由于栅电极50与栅极导电部直接连接，所以栅极沟槽部40的上端可以不具有倒锥形结构。因此，如图36等所示，在栅极沟槽部40设置第一锥形部45，能够容易地减小基板上表面处的栅极沟槽部40的宽度w1。
应予说明，如果减小栅极沟槽部40的上端的宽度w1，则如图38所示，较难进行栅电极50与栅极沟槽部40的对准。因此，优选与栅电极50接触的部分处的栅极沟槽部40的上端的宽度w6比与栅电极50未接触的部分处的栅极沟槽部40的上端的宽度w1大。例如，与栅电极50接触的部分处的栅极沟槽部40的宽度w6比栅极沟槽部40的延伸部分39处的宽度w1大。
图39是表示图35～图38中示出的栅极沟槽部40的形成工序的一个例子的图。首先，在s550中，在半导体基板10的上表面501形成浅的槽部502。槽部502是通过在半导体基板10的上表面501形成预定的图案的掩模，并对半导体基板10的上表面501进行蚀刻而形成的。图39中的各槽部可以通过各向异性蚀刻形成，也可以通过各向同性蚀刻形成。在形成槽部502之后，在槽部502的侧壁形成氮化膜等保护膜503。
在s552中，对槽部502的底面进行蚀刻而形成槽部504。槽部504的宽度比槽部502的宽度大。在形成槽部504之后，在槽部504的侧壁形成保护膜503。在s554中，重复进行槽部的形成。可以根据应该形成的沟槽部的深度来调整槽部的级数。在最后形成的槽部505的侧壁不形成保护膜503。
在s555中，在形成槽部505之后，除去各自的保护膜503。由此，能够形成锥形形状的沟槽506。在除去保护膜503之后，可以进一步通过对沟槽506的整个内壁进行各向同性蚀刻，从而使沟槽506内壁成为光滑的形状。
图40是表示栅极沟槽部40的截面形状的另一例的图。半导体装置500除了栅极沟槽部40的截面形状以外，可以具有与图35～图38中说明的例子相同的结构。
图41是说明栅极沟槽部40的截面形状的图。本例的栅极沟槽部40具有第一锥形部45和第三锥形部47。第一锥形部45与图35～图38中说明的第一锥形部45相同。但是，图35中示出的第一锥形部45的侧壁为大致直线形状，但是本例的第一锥形部45的侧壁在外侧具有凸的曲线形状。应予说明，图35的例子和本例中的第一锥形部45的侧壁可以为直线形状和曲线形状中的任一种。
第三锥形部47设置在比边界位置靠近下侧的位置，并且越朝向下侧，宽度就越小。第三锥形部47可以形成在边界位置与沟槽底部之间的整个区域，也可以仅形成在局部。第三锥形部47还可以形成在边界位置与沟槽底部之间的区域的一半以上的区域。第三锥形部47的侧壁可以具有直线形状，也可以具有曲线形状。图41的例子中的第三锥形部47的侧壁在外侧具有凸的曲线形状。
通过栅极沟槽部40具有第一锥形部45和第三锥形部47，从而能够减小基板上表面的栅极沟槽部40的宽度w8的同时，能够增大沟槽底部的栅极沟槽部40和虚设沟槽部30的距离。因此，能够使半导体装置500容易细微化，且能够抑制位移电流。
栅极沟槽部40在第一锥形部45和第三锥形部47之间具有栅极沟槽部40的宽度成为最大的最大宽度部98。最大宽度部98可以配置在比基区14和第一积累区16的边界位置靠近下侧的位置。最大宽度部98处的栅极沟槽部40的宽度w7可以为基板上表面处的栅极沟槽部40的宽度的1.2倍以上，也可以为1.3倍以上。
将第一锥形部45的侧壁相对于与半导体基板10的上表面平行的面的角度记为θ1，将第二锥形部46的侧壁相对于与半导体基板10的上表面平行的面的角度记为θ2。如果使角度θ1为锐角，则角度θ3为钝角。即，θ1和θ3彼此是一方为锐角则另一方为钝角的关系。应予说明，角度θ1和角度θ3可以是各锥形部的侧壁的切线与基板上表面所成的角度中的最大值。另外，可以在第一锥形部45的深度方向上的任意位置，角度θ1都为锐角。可以在第三锥形部47的深度方向上的任意位置，角度θ3都为钝角。另外，各角度θ1和角度θ2可以使用各锥形部中的深度方向上的中央位置处的侧壁的切线与基板上表面所成的角度。第一锥形部45的侧壁可以具有向上侧凸的形状。第三锥形部47的侧壁可以具有向下侧凸的形状。
任一积累区可以配置在与最大宽度部98相同的深度位置。在图41的例子中，第一积累区16配置在与最大宽度部98相同的深度位置。设置有最大宽度部98的区域的台面部61的宽度变小。通过在该位置设置积累区，从而能够在窄的区域积累空穴，因此能够增大利用积累区积累的空穴的浓度。
图42是表示栅极沟槽部40的最大宽度部98的深度位置与第一积累区16之间的关系例的图。如上所述，第一积累区16配置在与最大宽度部98相同的深度位置。在本例中，将从基区14与第一积累区16之间的边界起到第一积累区16与第二积累区26之间的边界为止记为第一积累区16的范围r1。最大宽度部98的位置(最大宽度位置)可以配置在第一积累区16的范围r1内。
另外，在第一积累区16的深度方向上的掺杂浓度分布的半峰宽的范围r2可以配置最大宽度部98。另外，第一积累区16的深度方向上的掺杂浓度分布的峰位置与最大宽度部98的深度位置可以重叠。
图43是图34的a-a'截面图的另一例。本例的半导体装置500相对于图40～图42中说明的半导体装置500，台面部61中的积累区的级数不同。其他结构与图40～图42中说明的半导体装置500相同。
本例的半导体装置500在台面部61仅具有一个积累区(在本例中为第一积累区16)。由于本例的栅极沟槽部40的沟槽底部的宽度小，所以沟槽底部与虚设沟槽部30之间的距离大。因此，能够抑制位移电流。因此，即使设置1级积累区，也不会流通大的位移电流。
图44是表示在图43的例子中，栅极沟槽部40的最大宽度部98的深度位置与第一积累区16之间的关系例的图。在本例中，第一积累区16也可以配置在与最大宽度部98相同的深度位置。在本例中，将从基区14与第一积累区16之间的边界起到第一积累区16与漂移区18之间的边界设为第一积累区16的范围r1。最大宽度部98的位置(最大宽度位置)可以配置在第一积累区16的范围r1内。
另外，在第一积累区16的深度方向上的掺杂浓度分布的半峰宽的范围r2可以配置最大宽度部98。另外，第一积累区16的深度方向上的掺杂浓度分布的峰位置与最大宽度部98的深度位置可以重叠。
图45是表示具有第一锥形部45和第三锥形部47的栅极沟槽部40的形成工序的一个例子的图。s550和s552的工序与图39中的工序相同。可以根据应该形成栅极沟槽部40的深度，重复s552的工序来形成宽度逐渐增大的多个槽部504。
在s556中，除去各槽部的保护膜503。在s557中，对各槽部的整个侧壁和底面进行各向同性蚀刻来形成沟槽510。由此，能够在形成有槽部的区域形成第一锥形部45，在比槽部靠近下侧的位置形成第三锥形部47。
图46是表示栅极沟槽部40的截面形状的另一例的图。本例的栅极沟槽部40具有包含栅极沟槽部40的底部的下侧部86、以及设置于比下侧部86靠近上侧的位置且栅极绝缘膜42比下侧部86的栅极绝缘膜42薄的薄膜部84。通过使沟槽底部的栅极绝缘膜42增厚，能够增大电场容易集中的沟槽底部处的栅极绝缘膜42的耐压。
在薄膜部84和下侧部86之间可以设置栅极绝缘膜42的厚度连续变化的中间部87。薄膜部84中的栅极绝缘膜42的厚度可以大致恒定。下侧部86中的栅极绝缘膜42的厚度可以大致恒定。中间部87中的栅极绝缘膜42的膜厚变化幅度可以比薄膜部84和下侧部86中的栅极绝缘膜42的膜厚变化幅度大。
在本例的台面部61设有多个积累区。在图46的例子中，设有第一积累区16和第二积累区26。积累区中的、配置于最上侧的第一积累区16可以以与薄膜部84对置的方式配置。第一积累区16与薄膜部84对置是指，第一积累区16的深度方向上的掺杂浓度分布的峰位置以与薄膜部8对置的方式配置。整个第一积累区16可以与薄膜部84对置的方式配置。
积累区中的、配置于最下侧的第二积累区26还作为电容附加部发挥功能。第二积累区26可以以与中间部87和下侧部86中的至少一方对置的方式配置。第二积累区26可以以深度方向上的掺杂浓度分布的峰位置与下侧部86对置的方式配置，也可以以整体与下侧部86对置的方式配置。对于第二积累区26，优选通过将下侧部86的栅极绝缘膜42增厚来补充所减少的栅极-集电极间电容的程度使栅极-集电极间电容增大。第二积累区26的掺杂浓度的峰值可以比第一积累区16的掺杂浓度的峰值高。
以上，利用实施方式说明了本发明，但本发明的技术的范围不限于上述实施方式记载的范围。对上述实施方式进行各种变更或改良对于本领域技术人员而言也是明了的。根据权利要求书的记载可知该进行了各种变更或改良而得到的方式也包括在本发明的技术范围内。
应当注意的是，只要权利要求书、说明书和附图中所示的制造方式中的各处理的执行顺序并未特别明确为“在……之前”，“先于……”等，另外，未在后续处理中使用之前处理的结果，就可以按任意顺序实现。即使为方便起见，对权利要求书、说明书和附图中的工作流程使用“首先”，“接下来”等进行了说明，也不表示一定要按照该顺序执行。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
第一导电型的发射区，其在所述半导体基板的内部设置于所述漂移区的上方，且第一导电型的发射区的掺杂浓度比所述漂移区的掺杂浓度高；
第二导电型的基区，其在所述半导体基板的内部设置在所述发射区与所述漂移区之间；
第一导电型的第一积累区，其在所述半导体基板的内部设置在所述基区与所述漂移区之间，且第一导电型的第一积累区的掺杂浓度比所述漂移区的掺杂浓度高；
多个沟槽部，其以从所述半导体基板的上表面贯穿所述发射区、所述基区和所述第一积累区的方式设置，且在内部设置有导电部；
电容附加部，其设置于比所述第一积累区靠近下方的位置，且附加栅极-集电极间电容。
2.根据权利要求1所述的半导体装置，其特征在于，所述电容附加部具有第一导电型的积累区，所述第一导电型的积累区在2个沟槽部之间设置于比所述第一积累区靠近下方的位置，且第一导电型的积累区的掺杂浓度比所述漂移区的掺杂浓度高。
3.根据权利要求2所述的半导体装置，其特征在于，所述电容附加部在所述半导体基板的深度方向上具有多个掺杂浓度比所述漂移区的掺杂浓度高的第一导电型的积累区。
4.根据权利要求3所述的半导体装置，其特征在于，形成在比所述第一积累区靠近下侧的位置的至少一个积累区的掺杂浓度比所述第一积累区的掺杂浓度低。
5.根据权利要求3或4所述的半导体装置，其特征在于，形成于最下侧的所述积累区的在所述半导体基板的深度方向上的掺杂浓度分布的峰位置配置在比所述沟槽部的下端靠近上侧的位置。
6.根据权利要求5所述的半导体装置，其特征在于，形成于最下侧的所述积累区的下端配置在比所述沟槽部的下端靠近上侧的位置。
7.根据权利要求3～6中任一项所述的半导体装置，其特征在于，在所述半导体基板的深度方向上，形成于最下侧的所述积累区的掺杂浓度分布的峰位置配置在比所述沟槽部的中央靠近下侧的位置。
8.根据权利要求3～7中任一项所述的半导体装置，其特征在于，在所述第一积累区以外的积累区中，靠下侧的所述积累区的掺杂浓度比靠上侧的所述积累区的掺杂浓度高。
9.根据权利要求3～8中任一项所述的半导体装置，其特征在于，在所述半导体基板的深度方向上，所述第一积累区与邻近所述第一积累区配置的所述积累区之间的间隔比最下侧的所述积累区与从下侧起算第二个所述积累区之间的间隔大。
10.[修改后]根据权利要求3～9中任一项所述的半导体装置，其特征在于，所述电容附加部在所述半导体基板的深度方向上具有2个所述积累区，
形成于最下侧的所述积累区与从下方起算形成在第二个的所述积累区之间的掺杂浓度分布的极小值比所述第一积累区与所述从下方起算形成在第二个的所述积累区之间的掺杂浓度分布的极小值小。
11.[修改后]根据权利要求2～10中任一项所述的半导体装置，其特征在于，所述第一积累区与邻近所述第一积累区配置的所述积累区之间的区域中的掺杂浓度比所述漂移区的掺杂浓度高。
12.[修改后]根据权利要求2～11中任一项所述的半导体装置，其特征在于，所述第一积累区与邻近所述第一积累区配置的所述积累区之间的区域中的掺杂浓度的最小值为所述第一积累区的掺杂浓度的峰值的1/10以下。
13.[修改后]根据权利要求2～12中任一项所述的半导体装置，其特征在于，所述第一积累区含有磷作为掺杂剂，
所述第一积累区以外的所述积累区含有氢作为掺杂剂。
14.[修改后]根据权利要求2～13中任一项所述的半导体装置，其特征在于，在所述半导体基板的深度方向上，在将从所述第一积累区的上端起到配置于最下侧的所述积累区的下端为止的距离记为l1，并将从配置于最下侧的所述积累区的下端起到沟槽部的下端为止的距离记为l2的情况下，距离l2为距离l1的2倍以上且3倍以下。
15.[修改后]根据权利要求2所述的半导体装置，其特征在于，所述电容附加部仅具有一个所述第一导电型的积累区。
16.[修改后]根据权利要求15所述的半导体装置，其特征在于，所述第一导电型的积累区的掺杂浓度比所述第一积累区的掺杂浓度高。
17.[修改后]根据权利要求2～16中任一项所述的半导体装置，其特征在于，在所述第一积累区与所述电容附加部的所述积累区之间，所述半导体基板的深度方向上的掺杂浓度分布具有极小值。
18.[修改后]根据权利要求1所述的半导体装置，其特征在于，所述多个沟槽部中的每一个均具有：
沟槽，其以从所述半导体基板的上表面贯穿所述发射区、所述基区和所述第一积累区的方式设置；以及
绝缘膜，其形成于所述沟槽的内壁，且包围所述导电部，
比所述第一积累区靠近下侧的所述绝缘膜中的至少一部分形成得薄于比所述第一积累区靠近上侧的所述绝缘膜，
比所述第一积累区靠近下侧的所述绝缘膜作为所述电容附加部发挥功能。
19.[修改后]根据权利要求1所述的半导体装置，其特征在于，所述多个沟槽部中的每一个均具有：
沟槽，其以从所述半导体基板的上表面贯穿所述发射区、所述基区和所述第一积累区的方式设置；以及
绝缘膜，其形成于所述沟槽的内壁，且包围所述导电部，
比所述第一积累区靠近下侧的所述绝缘膜中的至少一部分的介电常数高于比所述第一积累区靠近上侧的所述绝缘膜的介电常数，
比所述第一积累区靠近下侧的所述绝缘膜作为所述电容附加部发挥功能。
20.[修改后]根据权利要求1～19中任一项所述的半导体装置，其特征在于，所述半导体装置还具备第一导电型的高浓度区域，所述高浓度区域在所述半导体基板的内部设置于比所述多个沟槽部靠近下方的位置，且第一导电型的高浓度区域的掺杂浓度比所述漂移区的掺杂浓度高。
21.[修改后]根据权利要求20所述的半导体装置，其特征在于，所述高浓度区域的所述掺杂浓度比所述第一积累区的掺杂浓度低。
22.[修改后]根据权利要求2～17中任一项所述的半导体装置，其特征在于，所述半导体装置还具备第二导电型的底部区域，所述第二导电型的底部区域设置在最下侧的所述积累区与所述漂移区之间。
23.[修改后]根据权利要求2～17中任一项所述的半导体装置，其特征在于，所述多个沟槽部中的至少一个沟槽部在比所述第一积累区与所述基区之间的边界的深度位置靠近上侧的位置具有第一锥形部，所述第一锥形部越朝向上侧，与所述半导体基板的上表面平行的方向上的宽度就越小。
24.[修改后]根据权利要求23所述的半导体装置，其特征在于，所述至少一个沟槽部在比所述第一积累区与所述基区之间的边界的深度位置靠近下侧的位置具有第二锥形部，所述第二锥形部越朝向下侧，所述宽度就越大。
25.[修改后]根据权利要求23所述的半导体装置，其特征在于，所述至少一个沟槽部在比所述第一积累区与所述基区之间的边界的深度位置靠近下侧的位置具有第三锥形部，所述第三锥形部越朝向下侧，所述宽度就越小。
26.[修改后]根据权利要求25所述的半导体装置，其特征在于，所述至少一个沟槽部在所述第一锥形部与所述第三锥形部之间具有所述宽度最大的最大宽度部，
任一个所述积累区配置在与所述最大宽度部相同的深度位置。
27.[修改后]根据权利要求2～17中任一项所述的半导体装置，其特征在于，所述多个沟槽部具有：
沟槽，其以从所述半导体基板的上表面贯穿所述发射区、所述基区和所述第一积累区的方式设置；以及
绝缘膜，其形成于所述沟槽的内壁，且包围所述导电部，
所述多个沟槽部中的至少一个沟槽部具有：
下侧部，其包含所述沟槽部的底部；以及
薄膜部，其设置在比所述下侧部靠近上侧的位置，且所述薄膜部的所述绝缘膜比所述下侧部的所述绝缘膜薄。
28.[修改后]根据权利要求27所述的半导体装置，其特征在于，所述至少一个沟槽部具有中间部，所述中间部设置在所述薄膜部与所述下侧部之间，且所述绝缘膜的厚度连续地变化，
所述积累区中的配置于最下侧的积累区以与所述中间部和所述下侧部中的至少一方对置的方式配置。
29.[修改后]根据权利要求27或28所述的半导体装置，其特征在于，最上侧的所述积累区以与所述薄膜部对置的方式配置。
30.[追加]一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
第一导电型的发射区，其在所述半导体基板的内部设置于所述漂移区的上方，且第一导电型的发射区的掺杂浓度比所述漂移区的掺杂浓度高；
第二导电型的基区，其在所述半导体基板的内部设置在所述发射区与所述漂移区之间；
第一导电型的积累区，其在所述半导体基板的内部设置在所述基区与所述漂移区之间，且第一导电型的积累区的掺杂浓度比所述漂移区的掺杂浓度高；以及
多个沟槽部，其以从所述半导体基板的上表面贯穿所述发射区、所述基区和所述积累区的方式设置，且在内部设置有导电部，
所述多个沟槽部中的至少一个沟槽部具有：
第一锥形部，其设置在比所述积累区与所述基区之间的边界的深度位置靠近上侧的位置，并且越朝向上侧，与所述半导体基板的上表面平行的面上的宽度就越小；
第三锥形部，其设置在比所述积累区与所述基区之间的边界的深度位置靠近下侧的位置，并且越朝向下侧，所述宽度就越小；以及
最大宽度部，其设置在所述第一锥形部与所述第三锥形部之间，且所述宽度最大，
所述积累区配置在与所述最大宽度部相同的深度位置。
31.[追加]一种半导体装置的制造方法，其特征在于，包括：
发射区形成步骤，形成第一导电型的发射区，所述第一导电型的发射区在具有第一导电型的漂移区的半导体基板的内部设置于所述漂移区的上方，且第一导电型的发射区的掺杂浓度比所述漂移区的掺杂浓度高；
基区形成步骤，形成第二导电型的基区，所述第二导电型的基区在所述半导体基板的内部设置在所述发射区与所述漂移区之间；
第一积累区形成步骤，形成第一导电型的第一积累区，所述第一积累区在所述半导体基板的内部设置在所述基区与所述漂移区之间，且第一导电型的第一积累区的掺杂浓度比所述漂移区的掺杂浓度高；
沟槽形成步骤，形成多个沟槽部，所述多个沟槽部以从所述半导体基板的上表面贯穿所述发射区、所述基区和所述第一积累区的方式设置，且在内部设置有导电部；以及
电容附加部形成步骤，形成电容附加部，所述电容附加部设置在比所述第一积累区靠近下方的位置，且附加栅极-集电极间电容。
32.[追加]根据权利要求31所述的半导体装置的制造方法，其特征在于，在所述电容附加部形成步骤中，从所述半导体基板的上表面侧注入质子，而在所述第一积累区的下侧形成掺杂浓度比所述漂移区的掺杂浓度高的第一导电型的积累区。