于2017年5月16日在韩国知识产权局提交的标题为“semiconductorpackage”的韩国专利申请no.10-2017-0060356通过引用整体并入本文中。
本公开的示例实施例涉及一种半导体封装。
背景技术
半导体封装是通过对半导体芯片执行封装工艺而形成的，半导体芯片是通过对晶片执行各种半导体工艺而制造的。随着电子工业最近的发展，存在对于电子组件的高性能和小型化的需求。因此，高集成度、减薄和微电路图案化用于半导体封装。
技术实现要素：
根据示例实施例，半导体封装可以包括：衬底，第一半导体芯片和第二半导体芯片，在衬底上彼此相邻，第一半导体芯片和第二半导体芯片具有面向的第一侧表面和与所述第一侧表面的相应第一侧表面相对的第二侧表面；以及多个凸块，在所述第一半导体芯片和所述第二半导体芯片中的相应半导体芯片的下表面上，与所述第一半导体芯片和第二半导体芯片中的相应半导体芯片的第二区域中的凸块的密度相比，凸块以更高的密度被布置在第一半导体芯片和第二半导体芯片中的相应半导体芯片的第一区域中，第一半导体芯片和第二半导体芯片的第一区域分别与第一半导体芯片和第二半导体芯片的第一侧表面相邻，并且，第一半导体芯片和第二半导体芯片的第二区域分别与第一半导体芯片和第二半导体芯片的第二侧表面相邻。
根据示例实施例，半导体封装可以包括：衬底；在衬底上的至少两个半导体芯片；以及多个凸块，在至少两个半导体芯片中的相应半导体芯片的下表面上。与在至少两个半导体芯片的其它区域中相比，可以以更高的密度在至少两个半导体芯片的相邻区域中布置多个凸块。
根据示例实施例，半导体封装可以包括：衬底；至少两个半导体芯片；以及多个凸块，在至少两个半导体芯片上被布置成行和列，以将衬底连接到至少两个半导体芯片。多个凸块可以包括：至少一个第一列凸块，沿着半导体芯片的每个面向的边缘沿第一方向布置；以及至少一个第二列凸块，沿第一方向布置，并且比至少一个第一列凸块更远离至少两个半导体芯片的面向的边缘中的相应面向的边缘。与至少一个第二列凸块中的第二凸块相比，至少一个第一列凸块中的第一凸块可以以更高的密度被布置。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1和图2分别示出了根据示例实施例的半导体封装的平面图和横截面图。
图3a和图3b示出了根据示例实施例的半导体封装的凸块的示意性横截面图。
图4至图7示出了根据示例实施例的半导体封装的凸块布置的平面图。
图8a至图8e示出了根据示例实施例的制造半导体封装的方法中的阶段的横截面图。
图9a和图9b示出了根据示例实施例的半导体封装的绝缘层的示意性横截面图。
图10示出了根据示例实施例的半导体封装的示意性平面图。
图11示出了根据示例实施例的半导体封装的示意性平面图。
图12示出了根据示例实施例的半导体封装的示意性横截面图。
具体实施方式
现在将参考其中示出了一些示例实施例的附图来更全面地描述各种示例实施例。然而，实施例可以以许多备选形式来体现，并且不应该被解释为仅限于本文阐述的示例实施例。
图1和图2是分别示出了根据示例实施例的半导体封装的平面图和横截面图。图2示出了沿着图1中的线x-x’截取的横截面图。
参考图1和图2，半导体封装100可以包括：衬底101；设置在衬底101上的第一半导体芯片112和第二半导体芯片114；凸块120和绝缘层130，设置在衬底101与例如第一半导体芯片112和第二半导体芯片114中的每一个之间；以及模制构件150，覆盖第一半导体芯片112和第二半导体芯片114。
衬底101可以包括半导体材料(例如si)、玻璃、陶瓷或塑料。衬底101可以是印刷电路板，并且可以包括单层或多层结构。在实施例中，衬底101可以包括绝缘芯层和设置在绝缘芯层的上方和下方的导电布线图案，所述绝缘芯层包括预浸料坯树脂、热固性环氧树脂、热塑性环氧树脂和含填料的树脂中的至少一项。在一些实施例中，衬底101可以是其上形成有半导体器件的晶片或者插入物。例如，衬底101可以是其上形成有图像传感器的晶片。
第一半导体芯片112和第二半导体芯片114可以并排设置在衬底101上。第一半导体芯片112和第二半导体芯片114可以是相同类型或不同类型的。例如，第一半导体芯片112可以是逻辑芯片，并且第二半导体芯片114可以是存储芯片。逻辑芯片可以是微处理器，例如中央处理单元(cpu)、控制器、专用集成电路(asic)等。存储芯片可以是易失性存储芯片(例如，动态随机存取存储器(dram)、静态随机存取存储器(sram)等)或非易失性存储芯片(例如，闪存)等。除了第一半导体芯片112和第二半导体芯片114之外，半导体封装100还可以包括其他半导体芯片。第一半导体芯片112和第二半导体芯片114可以以面朝上或面朝下的状态安装在衬底101上，其中第一半导体芯片112和第二半导体芯片114中的每一个具有作为有源表面的上表面或下表面。
第一半导体芯片112和第二半导体芯片114可以具有面向的第一侧表面112a和114a以及相对的第二侧表面112b和114b，例如，第一半导体芯片112和第二半导体芯片114可以布置在衬底101上以使得第一侧表面112a和114a彼此面向。第一半导体芯片112的第二侧表面112b可以与第一半导体芯片112的第一侧表面112a相对。第二半导体芯片114的第二侧表面114b可以与第二半导体芯片114的第一侧表面114a相对。第一半导体芯片112和第二半导体芯片114可以包括与第一侧表面112a和114a相邻的第一区域bf以及与第二侧表面112b和114b相邻的第二区域bs。例如，第一半导体芯片112和第二半导体芯片114中的每一个可以包括彼此相邻的第一区域bf和第二区域bs，使得每个第一区域bf位于对应的第一侧表面和第二区域bs之间。第一区域bf可以彼此相邻。第二区域bs可以是第一区域bf外部(即，通过第一区域bf与对应的第一侧表面112a和114a间隔开)的区域。第一区域bf和第二区域bs可以是其中凸块120的布置是不同的区域。
例如，如图1所示，第一区域bf可以是其中沿着第一侧表面112a和114a或第一半导体芯片112和第二半导体芯片114的面向的边缘将凸块120布置成列的区域，例如，每个第一区域bf可以包括沿着对应的第一半导体芯片112和第二半导体芯片114的边缘的单列凸块120。第二区域bs可以是除了第一区域bf之外的区域，例如，每个第二区域bs可以完全在对应的第一区域bf外部，并且包括多列凸块120。然而，第一区域bf和第二区域bs的周边不限于附图中所示的周边，而是可以进行各种改变。例如，第二区域bs均可以被限定为在第一半导体芯片112和第二半导体芯片114的每个下表面上的、其中与第二侧表面112b和114b中的每一个相邻地布置有一列凸块120的区域。
如图2所示，凸块120可以设置在第一半导体芯片112和第二半导体芯片114的下表面上，以将第一半导体芯片112和第二半导体芯片114与衬底101电连接。凸块120可以包括导电材料，例如金属或金属合金(例如，铜、铝、镍、银、金、铂、锡、铅、钛、铬、钯、铟、锌、碳中的至少一种)。在根据示例实施例的平面图中，凸块120被示意性地示出为四边形形状，但是不限于此。例如，凸块120可以具有圆形、椭圆形、矩形或五边形横截面。凸块120可以具有球形结构、圆柱结构和柱状结构中的至少一种。
参考图1，与在第一半导体芯片112和第二半导体芯片114的第二区域bs中相比，可以以更高的密度(例如，更小的节距)将凸块120布置在第一半导体芯片112和第二半导体芯片114的第一区域bf中。在顶视图中，在第一区域bf和第二区域bs中的凸块120可以具有例如实质上相同的大小和形状。在第一半导体芯片112的第一区域bf中，可以在作为第一侧表面112a的延伸方向的y方向上以第一节距p1布置凸块120。在第一半导体芯片112的第二区域bs中，可以沿y方向以大于第一节距p1的第二节距p2布置凸块120。此外，在第一半导体芯片112的第一区域bf中，可以沿与y方向垂直的x方向以第三节距p3布置凸块120。在第一半导体芯片112的第二区域bs中，可以沿x方向以第四节距p4布置凸块120。例如，如图1所示，当第一区域bf包括单列凸块120时，可以将第一区域bf中的该列凸块120布置成以第三节距p3相距与其相邻的第二区域bs中的一列凸块120。第三节距p3可以实质上等于第四节距p4，但是不限于此。
在一些实施例中，一些凸块120可以是虚设凸块，但不限于此。例如，第一区域bf中的一些凸块120可以是虚设凸块。
可以以与第一半导体芯片112中的凸块类似的方式来布置第二半导体芯片114中的凸块120。在第二半导体芯片114的第一区域bf中，可以沿作为第一侧表面114a的延伸方向的y方向以第五节距p5布置凸块120，并且在第二半导体芯片114的第二区域bs中，可以沿y方向以大于第五节距p5的第六节距p6布置凸块120。第五节距p5可以实质上等于第一节距p1，但是不限于此。
这样，可以在第一半导体芯片112和第二半导体芯片114的第一区域bf中沿y方向以高密度来布置凸块120，使得在制造半导体封装100的工艺期间流入在第一半导体芯片112和第二半导体芯片114之间的区域cs中的、形成绝缘层130的材料的量可以减小。第一区域bf中的凸块120可以用于阻挡(例如，最小化)形成绝缘层130的材料的流动。因此，第一半导体芯片112和第二半导体芯片114之间的区域cs中的绝缘层130的体积可以减小。
绝缘层130可以分别设置在衬底101和第一半导体芯片112之间以及衬底101和第二半导体芯片114之间，以用作粘附层和绝缘体。例如，可以在衬底101和第一半导体芯片112之间设置一个绝缘层130，以围绕在第一半导体芯片112上的凸块120(例如，连续围绕每个凸块120)，并且可以在衬底101和第二半导体芯片114之间设置一个绝缘层130，以围绕在第二半导体芯片114上的凸块120(例如，连续围绕每个凸块120)。凸块120可以通过绝缘层130而彼此绝缘，例如，在x-y平面中的每个凸块120的周边可以被绝缘层130完全围绕。绝缘层130可以包括在通过热压缩(tc)工艺将第一半导体芯片112和第二半导体芯片114接合到衬底101之前、被施加在衬底101上或第一半导体芯片112和第二半导体芯片114上的材料。绝缘层130可以包括例如非导电膜(ncf)或非导电糊(ncp)。
在绝缘层130是由ncf形成的情况下，绝缘层130可以包括树脂，例如丙烯酸树脂或环氧树脂。绝缘层130可以具有比第一半导体芯片112和第二半导体芯片114更高的热膨胀系数。例如，第一半导体芯片112和第二半导体芯片114的热膨胀系数可以在从大约1ppm/k到大约5ppm/k的范围内。绝缘层130的热膨胀系数可以在从大约40ppm/k到60ppm/k的范围内。
绝缘层130可以分别设置在第一半导体芯片112和第二半导体芯片114的下方，并且可以在x-y平面中部分地突出到第一半导体芯片112和第二半导体芯片114的外部。绝缘层130可以从第一侧表面112a和114a突出第一距离d1，而进入到在第一半导体芯片112和第二半导体芯片114之间的区域cs中。例如，如图2所示，绝缘层130可以在区域cs中朝向彼此突出，沿x方向超出第一半导体芯片112和第二半导体芯片114中的相应一个达第一距离d1。例如，还如图2所示，区域cs沿x方向的宽度可以大于距离d1的两倍，因此绝缘层130的最外面的面向的边缘可以在区域cs中彼此间隔开，以暴露衬底101中的、在第一半导体芯片112和第二半导体芯片114之间的上表面。
绝缘层130可以从第二侧表面112b和114b突出(例如，超出)比第一距离d1更大的第二距离d2，而进入到第一半导体芯片112和第二半导体芯片114中的、与区域cs相对的相应外部区域中。如图1所示，绝缘层130可以从第一半导体芯片112和第二半导体芯片114的其它侧表面突出第三距离d3。第三距离d3可以等于或大于第一距离d1，并且可以等于或小于第二距离d2。
参考图2，绝缘层130可以突出到第一半导体芯片112和第二半导体芯片114的第一区域bf的外部以具有向外弯曲的表面，并且可以具有沿着z方向的第一高度h1。第一高度h1可以实质上等于凸块120的高度(即，厚度)。在这种情况下，绝缘层130可以不延伸到第一侧表面112a和114a上，但是不限于此。在第二区域bs外部的外部区域中，绝缘层130可以具有比第一高度h1大的第二高度h2。因此，绝缘层130可以延伸到第二侧表面112b和114b上。
在第一半导体芯片112和第二半导体芯片114中相邻的凸块120之间的在衬底101上的绝缘层130的量在第二区域bs中可以大于在第一区域bf中。这是因为与第一区域bf相比，可以在第二区域bs中以更低的密度来布置凸块120。
模制构件150可以封装第一半导体芯片112和第二半导体芯片114以及绝缘层130。模制构件150可以被设置为暴露第一半导体芯片112和第二半导体芯片114的上表面，但是不限于此。模制构件150可以包括例如硅树脂基材料、热固性材料、热塑性材料、经uv处理的材料等。模制构件150可以包括诸如树脂的聚合物，例如环氧模塑料(emc)。模制构件150可以具有比绝缘层130更低的热膨胀系数。例如，绝缘层130的热膨胀系数可以在大约40ppm/k到60ppm/k的范围内，并且模制构件150的热膨胀系数可以在大约3ppm/k到大约20ppm/k的范围内。
模制构件150可以接触在第一半导体芯片112和第二半导体芯片114周围的衬底101。模制构件150可以接触在第一半导体芯片112和第二半导体芯片114之间的区域cs中的衬底101。
图3a和图3b是示出了根据示例实施例的半导体封装的凸块的示意性横截面图。图3a和3b示出了图2的部分iii的放大图。
参考图3a，凸块120a可以被设置为接触衬底101的连接焊盘168和在第一半导体芯片112的下表面上的凸块金属层166，从而将衬底101和第一半导体芯片112电连接。凸块120a可以具有球形形状或球状形状。例如，凸块120a可以包括sn、pb、sn-pb、sn-ag、sn-au、sn-cu、sn-bi、sn-zn、sn-ag-cu、sn-ag-bi、sn-ag-zn、sn-cu-bi、sn-cu-zn、sn-bi-zn等。
导电焊盘162可以设置在第一半导体芯片112的下表面上，并且可以被钝化层164暴露。导电焊盘162可以是再分布层，并且可以与第一半导体芯片112中的半导体元件的导电区域电连接。
钝化层164可以用作保护层，以覆盖第一半导体芯片112的下表面。钝化层164可以包括绝缘材料，例如光敏聚酰亚胺(pspi)、氮化硅、氧化硅等。
凸块金属层166可以与钝化层164中的导电焊盘162连接。凸块金属层166可以用作粘附层和阻挡层。凸块金属层166可以促进导电焊盘162与凸块120a之间的金属对金属接合，并且可以防止其间的扩散。凸块金属层166可以是凸块下金属(ubm)层，但不限于此。在一些实施例中，凸块金属层166可以具有包括多个金属层在内的层压结构。
连接焊盘168可以设置在衬底101的上表面上，并且可以包括导电材料。
参考图3b，凸块120b可以被设置为接触在衬底101的上表面上的连接焊盘168和在第一半导体芯片112的下表面上的凸块金属层166，从而将衬底101和第一半导体芯片112电连接。根据示例实施例，凸块120b可以包括第一柱状部分122和第二柱状部分126以及焊料部分124。
第一柱状部分122和第二柱状部分126可以具有圆柱形形状或多边柱状形状。第一柱状部分122可以被形成为接触凸块金属层166，并且焊料部分124可以被形成为接触第一柱状部分122。第二柱状部分126可以被形成为接触连接焊盘168，并且可以被接合到焊料部分124。由于每个凸块120b包括第一柱状部分122和第二柱状部分126，因此可以以更细小的节距来布置多个凸块120b。
第一柱状部分122和第二柱状部分126可以包括金属(包括铜)或者金属合金，但是不限于此。焊料部分124可以具有球形形状或球状形状。例如，焊料部分124可以包括sn、pb、sn-pb、sn-ag、sn-au、sn-cu、sn-bi、sn-zn、sn-ag-cu、sn-ag-bi、sn-ag-zn、sn-cu-bi、sn-cu-zn、sn-bi-zn等。在一些实施例中，凸块120b可以具有没有第一柱状部分122和第二柱状部分126中的任何一个的结构。
尽管已经参考图3a和图3b具体描述了凸块120a和120b的结构，但是应当理解，这是示例性实施例。在示例实施例中，凸块120可以具有各种形状，并且可以通过各种层与第一半导体芯片112和第二半导体芯片114连接。
图4至图7是示出了根据示例实施例的半导体封装的凸块布置的平面图。
参考图4，凸块120和120f可以设置在第一半导体芯片112和第二半导体芯片114的下表面上。与在第一半导体芯片112和第二半导体芯片114的第二区域bs中相比，可以以更高的密度将凸块120f布置在第一半导体芯片112和第二半导体芯片114的第一区域bf中。
第一区域bf的凸块120f可以具有与第二区域bs的凸块120的大小不同的大小(例如，顶视图中的面积)。第一区域bf的凸块120f均可以具有沿y方向的第一长度l1，第一长度l1大于第二区域bs中的每个凸块120沿y方向的第二长度l2。例如，第一长度l1可以等于或大于第二长度l2的两倍。第一区域bf的凸块120f均可以具有沿x方向的第三长度l3，第三长度l3等于或大于第二区域bs中的每个凸块120沿着x方向的第四长度l4。因此，在x-y平面中，第一区域bf中的凸块120f均可以具有比第二区域bs中的每个凸块120的横截面积更大的衡截面积。
第一区域bf中的凸块120f可以是沿y方向以第一节距p1a来布置的，并且第二区域bs中的凸块120可以是沿y方向以小于第一节距p1a的第二节距p2来布置的。然而，在这种情况下，可以确定第一节距p1a处于这样的范围内：第一区域bf中的凸块120f是以比第二区域bs中的凸块120更高的密度来布置的。
参考图5，与在第一半导体芯片112和第二半导体芯片114的第二区域bs中相比，可以以更高的密度将凸块120s布置在第一半导体芯片112和第二半导体芯片114的第一区域bf中。第一区域bf中的凸块120s可以分别具有沿第一侧表面112a、114a延伸的长方体或椭圆形状。例如，第一区域bf中的凸块120s可以是沿着第一半导体芯片112和第二半导体芯片114的面向的边缘中的相应面向的边缘被逐个地设置的。
第一区域bf中的凸块120s均可以具有沿y方向的第五长度l5。第五长度l5可以大于第二区域bs中的每个凸块120沿y方向的第二长度l2。第一区域bf中的凸块120s均可以具有沿x方向的第三长度l3。第三长度l3可以与第二区域bs中的每个凸块120沿x方向的第四长度l4相等或不同。在x-y平面中，第一区域bf中的凸块120s均可以具有比第二区域bs中的每个凸块120的横截面积更大的横截面积。
参考图6，与在第一半导体芯片112和第二半导体芯片114的第二区域bs中相比，可以以更高的密度将凸块120布置在第一半导体芯片112和第二半导体芯片114的第一区域bf中。可以以从第一侧表面112a和114a到第二侧表面112b和114b逐渐减小的密度来布置凸块120。
第二区域bs均可以被称为包括沿y方向被布置成一列的凸块120在内的区域。在这种情况下，第一半导体芯片112和第二半导体芯片114中的每一个可以包括除了第一区域bf和第二区域bs之外的区域。在一些实施例中，可以不与第二侧表面112b和114b紧邻地设置第二区域bs。在一些实施例中，第一区域bf和第二区域bs可以分别是与第一侧表面112a和114a以及第二侧表面112b和114b相邻的区域，并且可以被不同地限定。
在第一区域bf和第二区域bs中，凸块120可以具有实质上相同的大小。可以沿y方向以第一节距p1将凸块120布置在第一区域bf中，并且可以沿y方向以第二节距p2a将凸块120布置在第二区域bs中。此外，在第一区域bf和第二区域bs之间的区域中，可以以大于第一节距p1且小于第二节距p2a的节距p7来布置一些凸块120。
参考图7，与在第一半导体芯片112和第二半导体芯片114的第二区域bs中相比，可以以更高的密度将凸块120布置在第一半导体芯片112和第二半导体芯片114的第一区域bf中。可以以与参考图6描述的方式相同的方式来布置凸块120。然而，还可以在第一半导体芯片112和第二半导体芯片114的下表面上布置具有比凸块120更大的大小(例如，顶视图中的面积)的支撑凸块120t。
支撑凸块120t可以被设置为在凸块120的密度相对较低的第二区域bs中为第一半导体芯片112和第二半导体芯片114增加支撑。在一些实施例中，支撑凸块120t中的至少一个可以是虚设凸块，但是不限于此。支撑凸块120t可以设置在第二区域bs中的第一半导体芯片112和第二半导体芯片114的拐角处，但不限于此。与第二区域bs中的凸块120和支撑凸块120t相比，第一区域bf中的凸块120可以是以更高的密度布置的。
图8a至图8e是示出了根据示例实施例的制造半导体封装的方法中的阶段的横截面图。
参考图8a，可以提供具有其上形成有导电焊盘162、钝化层164以及凸块金属层166的表面的第一半导体芯片112和第二半导体芯片114中的每一个。用于形成凸块120(参考图1和图2)的掩模层pm可以形成在第一半导体芯片112和第二半导体芯片114上(例如，在凸块金属层166上)。
导电焊盘162可以包括金属(例如，铝)。可以通过例如经由溅射工艺或热蒸发工艺沉积金属层并图案化金属层来形成导电焊盘162。导电焊盘162可以被形成为与第一半导体芯片112和第二半导体芯片114中的每一个中的半导体元件的导电区域电连接。由绝缘材料形成的钝化层164可以形成在导电焊盘162上。
钝化层164可以包括绝缘树脂(例如，聚酰亚胺基材料)。例如，当钝化层164是由光敏聚酰亚胺形成的时，可以通过经由旋涂工艺沉积光敏聚酰亚胺并且在不形成附加的光致抗蚀剂层的情况下对光敏聚酰亚胺执行暴露工艺，来形成钝化层164以暴露导电焊盘162的一部分。
凸块金属层166可以形成在导电焊盘162和钝化层164上。在接下来的电解电镀工艺中，凸块金属层166可以用作用于电镀金属的籽晶。凸块金属层166可以包括例如钛、铜和钛钨中的至少一种。凸点金属层166可以通过化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺或原子层沉积(ald)工艺来形成。在一些实施例中，可以不同地修改导电焊盘162、钝化层164和凸块金属层166的结构，并且可以省略其一些配置。
掩模层pm可以被形成为具有使得在要形成凸块120的位置处的凸块金属层166暴露的开口。掩模层pm可以是光致抗蚀剂层。与在第一半导体芯片112和第二半导体芯片114的第二区域bs中相比，可以在第一半导体芯片112和第二半导体芯片114的第一区域bf中以更高的密度形成开口。
参考图8b，凸块120可以形成在掩模层pm的开口中，然后可以去除掩模层pm。例如，如图8b所示，凸块120可以被形成为每个凸块120直接在对应的凸块金属层166上，例如因此每个凸块120和对应的凸块金属层166具有相同的宽度且彼此完全重叠。
与在第一半导体芯片112和第二半导体芯片114的第二区域bs中相比，可以在第一半导体芯片112和第二半导体芯片114的第一区域bf中以更高的密度形成凸块120。凸块120可以由导电材料(例如，铜)形成。可以通过例如电解电镀工艺、cvd工艺或pvd工艺形成凸块120，但不限于此。
可以通过干法刻蚀工艺或湿法刻蚀工艺去除掩模层pm。例如，当掩模pm是光致抗蚀剂层时，可以通过灰化工艺和包括清洁工艺的剥离工艺来去除掩模层pm。
参考图8c，绝缘膜130p可以形成在第一半导体芯片112和第二半导体芯片114中的每一个的、其上形成有凸块120的表面上。例如，绝缘膜130p可以覆盖每个凸块120的全部暴露的表面和凸块120之间的空间。
绝缘膜130p可以是膜类型(例如，非导电膜(ncf))。绝缘膜130p可以层压在第一半导体芯片112和第二半导体芯片114中的每一个上，但是不限于此。例如，绝缘膜130p可以附着在衬底101(参考图1和图2)的表面上。
参考图8d，其上层压有绝缘膜130p的第一半导体芯片112和第二半导体芯片114可以安装在衬底101上。也就是说，第一半导体芯片112和第二半导体芯片114的、包括绝缘膜130p在内的表面可以被布置为面向衬底101并且附着到衬底101，例如，因此绝缘膜130p在衬底101与第一半导体芯片112和第二半导体芯片114中的对应的半导体芯片之间。
在第一半导体芯片112和第二半导体芯片114以及衬底101被布置为允许凸块120面向衬底101的连接焊盘168(参考图3a和图3b)之后，可以通过接合工艺将第一半导体芯片112和第二半导体芯片114接合到衬底101。可以通过热压缩工艺来执行接合工艺。在这种情况下，当通过单独的接合工具来压缩第一半导体芯片112和第二半导体芯片114时，可以向第一半导体芯片112和第二半导体芯片114传输热，使得第一半导体芯片112和第二半导体芯片114可以接合。通过压缩，凸块120可以在绝缘膜130p硬化之前穿过绝缘层130p到达衬底101，然后凸块120的端部可以熔化，使得凸块120可以接合到衬底101，以电连接到衬底101。可以在例如高于250℃的相对高的温度下执行这种热压缩工艺。
参考图8e，在执行热压缩工艺之后，可以硬化绝缘膜130p以形成绝缘层130。凸块120可以通过绝缘层130彼此绝缘。
在热压缩工艺中，可以在绝缘膜130p硬化之前将其从第一半导体芯片112和第二半导体芯片114中压出来。此时，由于凸块120是以相对高密度布置在第一半导体芯片112和第二半导体芯片114的第一区域bf中的，因此绝缘膜130p可以朝向第一半导体芯片112和第二半导体芯片114的第二区域bs流动。绝缘膜130p可以受凸块120阻挡而不会在第一半导体芯片112和第二半导体芯片114的第一区域bf中流动。因此，与分别从第一半导体芯片112和第二半导体芯片114的第二侧表面112b和114b流出的绝缘膜130p相比，分别从从第一半导体芯片112和第二半导体芯片114的第一侧表面112a和114a流出(例如，超出)的绝缘膜130p可以实质上更少。
因此，绝缘层130可以被形成为具有在第一半导体芯片112和第二半导体芯片114之间的区域cs中的相对较小的体积。绝缘层130均可以从第一侧表面112a和114a中的每一个突出第一距离d1，而进入到第一半导体芯片112和第二半导体芯片114之间的区域cs中，并且均可以从第二侧表面112b和114b中的每一个向外突出第二距离d2。第二距离d2可以大于第一距离d1。在一些实施例中，在硬化成绝缘层130之前，绝缘膜130p可以部分地爬上第二侧表面112b和114b(例如，沿着第二侧表面112b和114b延伸到预定高度处)。绝缘层130可以具有在第一区域bf外部的在区域cs中的第一高度h1，并且具有在第二区域bs外部(例如，沿着第二侧表面112b和114b)的比第一高度h1大的第二高度h2。绝缘层130可以不在第一侧表面112a和114a上延伸。绝缘层130可以在第二侧表面112b和114b上延伸预定距离，以覆盖第二侧表面112b和114b。
参考图2和图8e，模制构件150可以被形成为覆盖第一半导体芯片112和第二半导体芯片114。模制构件150可以由例如emc形成，并且可以在大约150℃到大约170℃的温度下形成。绝缘层130可以由具有比模制构件150以及第一半导体芯片112和第二半导体芯片114更高的热膨胀系数的材料形成。
当在形成模制构件150之后，将第一半导体芯片112和第二半导体芯片114周围的温度降低至室温时，模制构件150会收缩，由此导致衬底101的翘曲。根据第一半导体芯片112和第二半导体芯片114之间的绝缘层的体积和高度，衬底101的这种翘曲可能急剧增大。相反，根据实施例，由于第一区域bf中的凸块120是以高密度布置的，从而使流过第一区域bf的绝缘膜130p最小化，因此第一半导体芯片112和第二半导体芯片114之间(在区域cs中)的绝缘层130的体积和高度h1可以减小。这样，可以防止发生衬底101的翘曲。
图9a和图9b是示出了根据示例实施例的半导体封装的绝缘层的示意性横截面图。图9a和图9b示出了图8e的部分ix。
参考图9a，第一半导体芯片112和第二半导体芯片114之间的区域cs中的绝缘层130a可以延伸到第一半导体芯片112和第二半导体芯片114的第一侧表面112a和114a上预定距离d6，以覆盖第一侧表面112a和114a的部分。距离d6可以小于绝缘层130延伸到第二侧表面112b和114b上的距离d5(参考图8e)。
参考图9b，第一半导体芯片112和第二半导体芯片114之间的区域cs中的绝缘层130b可以被设置为不从第一半导体芯片112和第二半导体芯片114的第一侧表面112a和114a向外突出。绝缘层130b的侧表面可以分别与第一侧表面112a和114a共面，但是不限于此。例如，绝缘层130的侧表面可以分别位于第一半导体芯片112和第二半导体芯片114的下方。在一些实施例中，接触衬底101的绝缘层130的侧表面的部分可以位于第一半导体芯片112和第二半导体芯片114的下方。
图10是示出了根据示例实施例的半导体封装的示意性平面图。
参考图10，半导体封装100a可以具有与参考图1描述的半导体封装100相同的结构，除了绝缘层130c具有不同配置。绝缘层130c可以突出于第一半导体芯片112和第二半导体芯片114的外部，除了绝缘层130c的拐角部分。绝缘层130c可以从第一半导体芯片112和第二半导体芯片114的第一侧表面112a和114a向外突出第七距离d7而进入到区域cs中，并且可以从第一半导体芯片112和第二半导体芯片114的第二侧表面112b和114b向外突出比第七距离d7大的第八距离d8。绝缘层130c可以从第一半导体芯片112和第二半导体芯片114的其它侧表面向外突出第九距离d9。第九距离d9可以等于或大于第七距离d7，并且可以等于或小于第八距离d8。
绝缘层130c可以在第七距离d7小于第八距离d8的范围内具有各种形状。在一些实施例中，第七距离d7可以是零。绝缘层130c可以不从第一半导体芯片112和第二半导体芯片114的第一侧表面112a和114a向外突出。在一些实施例中，绝缘层130c可以在第一半导体芯片112和第二半导体芯片114之间的区域cs中彼此连接以形成单个层。
图11是示出了根据示例实施例的半导体封装的示意性平面图。
参考图11，与参考图1描述的半导体封装100不同，半导体封装100b可以包括三个或更多个半导体芯片112、114’、115、117和119。
例如，第一半导体芯片112可以设置在衬底101的中央区域处，并且第二半导体芯片114’、第三半导体芯片115、第四半导体芯片117和第五半导体芯片119可以两个两个地设置在第一半导体芯片112的相对侧上。例如，如图11所示，第二半导体芯片114’和第三半导体芯片115可以设置在第一半导体芯片112的左侧上，并且第四半导体芯片117和第五半导体芯片119可以设置在第一半导体芯片112的右侧上。因此，第一半导体芯片112的沿x方向的相对侧表面可以是面向第二半导体芯片至第五半导体芯片114’、115、117和119的第一侧表面112a。第一半导体芯片112可以包括与第一侧表面112a相邻的两个第一区域bf以及在两个第一区域bf之间的第二区域bsa。
第二半导体芯片至第五半导体芯片114’、115、117和119可以具有：第一侧表面114a’、115a、117a和119a，面向第一半导体芯片112的第一侧表面112a；以及，第二侧表面114b’、115b、117b和119b，与第一侧表面114a’、115a、117a和119a相对。第二半导体芯片至第五半导体芯片114’、115、117和119可以包括：第一区域bf，与第一侧表面114a’、115a、117a和119a相邻；以及第二区域bsb，与第二侧表面114b’、115b、117b和119b相邻。在一些实施例中，与第二半导体芯片114’和第三半导体芯片115的面向的侧表面以及第四半导体芯片117和第五半导体芯片119的面向的侧表面相邻的区域可以被称为第一区域bf，因此可以布置凸块120。
与在第一半导体芯片112至第五半导体芯片119的第二区域bsa和bsb中相比，可以在第一半导体芯片112至第五半导体芯片119的第一区域bf中以更高的密度布置凸块120。
绝缘层130可以分别设置在第一半导体芯片112至第五半导体芯片119的下方，并且可以部分地突出到第一半导体芯片112至第五半导体芯片119的外部。绝缘层130可以在第二半导体芯片114’和第三半导体芯片115之间彼此连接以及在第四半导体芯片117和第五半导体芯片119之间彼此连接，但是不限于此。绝缘层130可以被设置为在第一半导体芯片112与其他半导体芯片114’至119之间的区域cs1和cs2中彼此分离。与从第一半导体芯片112至第五半导体芯片119的其它侧表面向外突出相比，绝缘层130可以从第一半导体芯片112至第五半导体芯片119的第一侧表面112a至119a向外突出更小的距离。
尽管在图11中描述了五个半导体芯片112至119的布置，但是示例实施例不限于此。半导体芯片的数量可以不同地改变。
图12是示出了根据示例实施例的半导体封装的示意性横截面图。
参考图12，半导体封装100c可以包括第一半导体封装p1和第二半导体封装p2。半导体封装100c可以是其中第一封装p1堆叠在第二封装p2上的封装叠加(pop)类型。
第一封装p1可以包括：衬底101、第一半导体芯片112和第二半导体芯片114，设置在衬底101上；凸块120和绝缘层130，设置在衬底101与第一半导体芯片112和第二半导体芯片114之间；以及模制构件150a，覆盖第一半导体芯片112和第二半导体芯片114。第一封装p1可以具有与参考图1和图2描述的半导体封装100相同的结构，除了模制构件150a。也就是说，第一封装p1可以包括第一半导体芯片112和第二半导体芯片114，并且模制构件150a可以被设置为封装第一半导体芯片112和第二半导体芯片114(或者至少覆盖第一半导体芯片112和第二半导体芯片114的侧表面和上表面)，但是不限于此。如此，第一半导体封装p1可以包括以与前述实施例中描述的(之前参考图1至图8e所述的)方式布置在第一半导体芯片112和第二半导体芯片114中的凸块120，并且可以配置半导体封装100c的一部分。
第二封装p2可以包括下衬底102、下半导体芯片192、下凸块194和下模制构件196。下衬底102、下半导体芯片192、下凸块194和下模制构件196的结构或配置可以与参考图1和图2所述的衬底101、第一和第二半导体芯片112和114、凸块120和模制构件150的结构或配置相同或相似。然而，下模制构件196可以设置在下衬底102的中央部分处，使得连结焊球174可以被设置为连接第一半导体封装p1和第二半导体封装p2。第二半导体封装p2可以包括一个半导体芯片，但是不限于此。在一些实施例中，第二半导体封装p2可以包括包含多个半导体芯片在内的系统级封装(sip)。
连结焊球172可以设置在下衬底102的下表面上。连结焊球172可以被设置为连接到下衬底102的下焊盘182。第一半导体封装p1和第二半导体封装p2可以通过连结焊球172电连接到外部设备(例如，系统衬底或主板)。第一半导体封装p1和第二半导体封装p2可以通过连结焊球174彼此电连接。下衬底102的上焊盘184和衬底101的下焊盘169可以通过设置在其间的连结焊球172电连接。
在根据示例实施例的封装叠加类型的半导体封装100c中，可以防止发生第一半导体封装p1的翘曲，从而可以改善整个半导体封装100c的可靠性。位于半导体封装100c的上部处的第一半导体封装p1可以是应用了根据前述实施例的凸块120的布置的半导体封装，但是不限于此。
本文已经公开了示例实施例，并且尽管采用了特定的术语，但是这些术语被使用并且将仅被解释为一般的和描述性的意义，而不是为了限制的目的。在一些情况下，在提交本申请时对于本领域普通技术人员将是显而易见的是，除非另外具体指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离在权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。