半导体结构及其制造方法与流程
本揭露实施例是有关于一种半导体结构及其制作方法。
背景技术：
近年来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历了快速增长。在很大程度上，集成密度的此种提高来自于最小特征大小(minimumfeaturesize)的连续减小，此使得更多组件能够集成到给定面积中。举例来说，集成组件占用的面积接近于半导体晶片的表面；然而，在二维(two-dimensional，2d)集成电路形成中可实现的密度存在实体限制。举例来说，这些限制中的一个限制来自于随着半导体器件的数目增加，半导体器件之间的内连线的数目及长度显著增大。由于现有的集成电路设计规则要求在半导体结构中减小导电配线布局的节距，因此正不断努力开发用于形成半导体结构的新机制。
技术实现要素：
本揭露实施例提供一种半导体结构包括堆叠结构。所述堆叠结构包括第一半导体管芯及第二半导体管芯。所述第一半导体管芯包括具有第一有源表面及与所述第一有源表面相对的第一背表面的第一半导体衬底。所述第二半导体管芯位于所述第一半导体管芯之上，且包括具有第二有源表面及与所述第二有源表面相对的第二背表面的第二半导体衬底。所述第二半导体管芯通过沿垂直方向在第一混合接合界面处将所述第二有源表面结合到所述第一背表面而接合到所述第一半导体管芯。沿侧向方向，所述第一半导体管芯的第一尺寸大于所述第二半导体管芯的第二尺寸。
附图说明
接合附图阅读以下详细说明，会最好地理解本公开的方面。注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1至图4是示出根据本公开一些实施例的半导体管芯制造方法中各种阶段的示意性横截面图。
图5至图24是示出根据本公开一些实施例的半导体结构制造方法中各种阶段的示意性横截面图。
图25是示出根据本公开一些实施例的半导体结构的半导体管芯、载体管芯及绝缘包封体之间的相对位置的示意性俯视图。
图26a是示出根据本公开一些实施例的在图11中所勾勒的虚线区域a中的半导体管芯与位于半导体管芯之下的载体管芯之间的接合界面的放大示意性横截面图。
图26b是示出根据本公开一些实施例的半导体管芯与位于半导体管芯之下的载体管芯之间的接合界面的放大示意性横截面图。
图27a是示出根据本公开一些实施例的在图17中所勾勒的虚线区域b中的管芯堆叠的相邻层级之间的接合界面的放大示意性横截面图。
图27b是示出根据本公开一些实施例的管芯堆叠的相邻层级之间的接合界面的放大示意性横截面图。
图28a是示出根据本公开一些实施例的在图19中所勾勒的虚线区域c中的管芯堆叠的相邻层级之间的接合界面的放大示意性横截面图。
图28b是示出根据本公开一些实施例的管芯堆叠的相邻层级之间的接合界面的放大示意性横截面图。
图28c是示出根据本公开一些实施例的管芯堆叠的相邻层级之间的接合界面的放大示意性横截面图。
图29a是示出根据本公开一些实施例的在图19中所勾勒的虚线区域d中的管芯堆叠的最外部层级的配置的放大示意性横截面图。
图29b是示出根据本公开一些实施例的管芯堆叠的最外部层级的配置的放大示意性横截面图。
图30至图44是分别示出根据本公开一些实施例的半导体结构的示意性横截面图。
图45是示出根据本公开一些实施例的半导体结构的示意性横截面图。
图46a及图46b是分别示出根据本公开一些实施例的半导体结构的半导体管芯、载体管芯及绝缘包封体之间的相对位置的示意性俯视图。
图47是示出根据本公开一些实施例的半导体结构的示意性横截面图。
图48a及图48b是分别示出根据本公开一些实施例的半导体结构的半导体管芯、载体管芯及绝缘包封体之间的相对位置的示意性俯视图。
图49至图56是示出根据本公开一些实施例的半导体结构制造方法中各种阶段的示意性横截面图。
图57是示出根据本公开一些实施例的半导体结构的半导体管芯、载体管芯及绝缘包封体之间的相对位置的示意性俯视图。
图58是示出根据本公开一些实施例的半导体结构的应用的示意性横截面图。
[符号的说明]
10a、10a’、10a”、10b’：半导体管芯
10a”’、10b”：经薄化的半导体管芯
10a(1)：第一层级/内部层级
10a(2)：第二层级/内部层级
10a(t)：最顶部层级
10a(t-1)：第(t-1)层级/内部层级
10b：载体管芯/半导体管芯
10b(0)：基础层级
20、40：绝缘包封体
20’：绝缘材料
20a、20b、s60：表面
20s、40s、60s、70s、100s、110s、130s、130sw、150sw、230s、230sw、s5：侧壁
30：导电端子
31：凸块
32：金属顶盖
50、51、160、240：隔离层
50(0)、50(1)、50(t-1)：隔离结构
50a、51a：第一侧向部分
50b、51b：第二侧向部分
50c、51c：连接部分
50c’、51c’：经平坦化的连接部分
60：电磁干扰屏蔽层
60a：电磁干扰屏蔽材料
70：保护层
100：管芯堆叠
100b、110b、110b’、110b”、110b”’、130b、160b、210b、210b’、210b”、230b、240b：底表面
110、210：半导体衬底
120、220：内连线结构
130、230：导通孔
140、di1、di2、di3、di4：介电层
150：接合导体
150a：接合垫
150b：接合通孔
a、b、c、d：虚线区域/虚线框
ap：导电垫
be：斜面边缘
bs：背侧
c1：第一组件
c2：第二组件
ct：端子
d1、d2：深度
fs：前侧
i-i、ii-ii、iii-iii、iv-iv：横截面线
if1、if2：接合界面
mp：金属化图案
op：开口
p1a、p1b、p1c、p1d、p2a、p2b、p2c、p2d、p3a、p3b、p3c、p3d、p4a、p4b、p4c、p4d、p5、p6、p7：半导体结构
pl：钝化层
r1、r2：凹陷
re：修圆边缘
s1、s3：前表面
s2、s4：背表面
sc：组件总成
se：尖锐边缘
ss1、ss2：堆叠结构
t1、t2、t3、t4、t5、t6、t10a、t10b、t50、t51、t60：厚度
tb1、tb2、tb3、tb4：临时接合层
tc1、tc2、tc3、tc4：临时载体
tp1：胶带框架
uf：底胶层
w1、w2、w2’：半导体晶片
w1’：经薄化的半导体晶片
w10b、w100：宽度
x、y：方向
z：堆叠方向
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件、值、操作、材料、布置或类似要素的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。可预期存在其他组件、值、操作、材料、布置或类似要素。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
另外，为易于说明，本文中可能使用例如“第一(first)”、“第二(second)”、“第三(third)”及类似用语等用语来阐述图中所示的相似或不同的元件或特征，且可依据说明的存在次序或上下文互换地使用。
本公开一些实施例还可包括其他特征及工艺。举例来说，可包括测试结构以帮助对三维(three-dimensional，3d)封装或三维集成电路(three-dimensionalintegratedcircuit，3dic)器件进行验证测试。所述测试结构可包括例如在重布线层中或衬底上形成的测试垫(testpad)，以便能够对3d封装或3dic进行测试、使用探针和/或探针卡(probecard)以及进行类似操作。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可与包含对已知良好管芯(knowngooddie，kgd)进行中间验证的测试方法结合使用以提高良率(yield)并降低成本。
图1至图4是示出根据本公开一些实施例的半导体管芯制造方法中各种阶段的示意性横截面图。参照图1，在一些实施例中，提供半导体晶片w1。在一些实施例中，半导体晶片w1包括彼此连接的多个半导体管芯10a’。举例来说，半导体管芯10a’中的每一者可包括集成电路器件(例如，逻辑管芯、存储器管芯、射频管芯、功率管理管芯、微机电系统(micro-electro-mechanical-system，mems)管芯、类似器件或这些的组合)。在一些实施例中，半导体晶片w1的厚度t1介于约720微米(μm)到约800μm范围内。
举例来说，半导体管芯10a’中的每一者包括半导体衬底110、内连线结构120、多个导通孔130、介电层140及多个接合导体150，半导体衬底110中形成有多个半导体器件(未示出)，内连线结构120形成在半导体衬底110上，所述多个导通孔130形成在半导体衬底110中且延伸到内连线结构120内，介电层140形成在内连线结构120上且与半导体衬底110相对，所述多个接合导体150形成在内连线结构120之上且被介电层140侧向(laterally)覆盖。在一些实施例中，如图1中所示，半导体管芯10a’中的每一者具有前表面s1及与前表面s1相对的底表面110b’。接合导体150分布在前表面s1处，且被介电层140以可触及方式显露出，且底表面110b’可被视为远离内连线结构120及接合导体150的一侧。
在一些实施例中，半导体衬底110包括可为经掺杂的或未经掺杂的块状半导体、绝缘体上有半导体(semiconductor-on-insulator，soi)衬底、其他支撑衬底(例如，石英、玻璃等)、其组合或类似物。在一些实施例中，半导体衬底110包括元素半导体(例如，呈晶体、多晶或非晶结构的硅或锗等)、化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟等)、合金半导体(例如，硅锗(silicon-germanium，sige)、磷砷化镓(galliumarsenidephosphide，gaasp)、砷化铝铟(aluminumindiumarsenide，alinas)、砷化铝镓(aluminumgalliumarsenide，algaas)、砷化镓铟(galliumindiumarsenide，gainas)、磷化镓铟(galliumindiumphosphide，gainp)等)、其组合或其他合适的材料。举例来说，化合物半导体衬底可具有多层结构，或者衬底可包括多层化合物半导体结构。在一些实施例中，合金sige形成在硅衬底之上。在其他实施例中，sige衬底是应变式的。半导体衬底110可包括形成在其中或其上的多个半导体器件(未示出)，且半导体器件可为或可包括有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电阻器、电感器等)或其他合适的电组件。在一些实施例中，半导体器件形成在半导体衬底110的接近内连线结构120的一侧处。
半导体衬底110可包括在前道工序(front-end-of-line，feol)中形成的电路系统(未示出)，且内连线结构120可在后道工序(back-end-of-line，beol)中形成。在一些实施例中，内连线结构120包括形成在半导体衬底110之上且覆盖半导体器件的层间介电(inter-layerdielectric，ild)层以及形成在ild层之上的金属间介电(inter-metallizationdielectric，imd)层。在一些实施例中，ild层及imd层由例如氧化物、二氧化硅、硼磷硅酸盐玻璃(borophosphosilicateglass，bpsg)、磷硅酸盐玻璃(phosphosilicateglass，psg)、氟化硅酸盐玻璃(fluorinatedsilicateglass，fsg)、sioxcy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或类似物等低介电常数(low-k)介电材料或极低介电常数(extremelow-k，elk)材料形成。ild层及imd层可包括而不限于任何合适数目的介电材料层。
在一些实施例中，在半导体衬底110上形成内连线结构120，内连线结构120包括一个或多个介电层(例如，图26a中所示介电层di1)以及一个或多个金属化图案(例如，图26a中所示金属化图案mp)。金属化图案可嵌入介电层(例如，imd层)中，且金属化图案(例如，金属线、金属通孔、金属垫、金属迹线等)可由例如铜、金、铝、类似物或其组合等导电材料形成。在一些实施例中，内连线结构120彼此电耦合到形成在半导体衬底110中和/或半导体衬底110上的半导体器件，且电耦合到外部组件(例如，多个测试垫、多个接合导体等)。举例来说，介电层中的金属化图案在半导体衬底110的半导体器件之间路由电信号。半导体器件与金属化图案进行内连以执行包括存储结构(例如，存储胞元)、处理结构、输入/输出电路系统或类似物在内的一种或多种功能。内连线结构120的最外层可为由例如氧化硅、氮化硅、低k介电质、聚酰亚胺、这些的组合或类似物等一种或多种合适的介电材料制成的钝化层(例如，图26a中所示钝化层pl)。在一些实施例中，半导体管芯10a’中的每一者包括设置在内连线结构120的顶部金属化图案之上且电耦合到顶部金属化图案的导电垫(例如，图26a中所示导电垫ap)，且内连线结构120的钝化层可具有开口，所述开口暴露出导电垫的至少部分，以用于测试或用于进一步的电连接。
在一些实施例中，导通孔130形成为延伸到半导体衬底110中。导通孔130可与内连线结构120的金属化图案物理接触及电接触。举例来说，当最初形成导通孔130时，导通孔130嵌入半导体衬底110中且可不延伸到半导体衬底110的底表面110b’。也就是说，对于半导体晶片w1，导通孔130不被半导体衬底110以可触及的方式显露出。
举例来说，导通孔130中的每一者可包含障壁材料(例如，tin、ta、tan、ti或类似物；未示出)及导电材料(例如，铜、钨、铝、银、其组合或类似物；未示出)。举例来说，障壁材料可形成在导电材料与半导体衬底110之间。
在替代实施例中，可进一步可选地在导通孔130的障壁材料与半导体衬底110之间形成介电衬垫(未示出)(例如，氮化硅、氧化物、聚合物、其组合等)。在一些实施例中，导通孔130是通过以下方式形成：在半导体衬底110中形成凹陷且分别在凹陷中沉积介电衬垫、障壁材料及导电材料，移除半导体衬底110上的过量材料。举例来说，半导体衬底110的多个凹陷内衬有介电衬垫，以便侧向分离(laterallyseparate)半导体衬底110和导通孔130。导通孔130可通过使用通孔优先(via-first)的方式来形成。举例来说，导通孔130是在内连线结构120的形成期间形成。作为另外一种选择，导通孔130可使用通孔最末(via-last)的方式来形成，且可在内连线结构120形成之后形成。本公开不限于此。
在一些实施例中，在内连线结构120上形成介电层140。举例来说，介电层140包括由介电材料(例如，氮化硅、氧化硅、高密度等离子体(high-densityplasma，hdp)氧化物、四乙基正硅酸盐(tetra-ethyl-ortho-silicate，teos)、未经掺杂硅酸盐玻璃(undopedsilicateglass，usg)、类似物或其组合)形成的一个或多个层(例如，图26a中所示介电层di2、di3、di4)。在一些实施例中，随后使用侧向覆盖接合导体150的介电层140来进行接合。应理解，视工艺要求而定，介电层140可包括夹置在介电材料层之间的刻蚀终止材料层(未示出)。举例来说，刻蚀终止材料层不同于上覆的或下伏的介电材料层。刻蚀终止材料层可由相对于上覆的或下伏的介电材料层具有高刻蚀选择性的材料形成，以便用于终止对介电材料层的刻蚀。稍后将结合图式详细阐述介电层140的结构。
在一些实施例中，在内连线结构120之上形成例如多个接合通孔(bondvia)(例如，图26a中所示接合通孔150b)和/或多个接合垫(例如，图26a中所示接合垫150a)等的接合导体150，以提供与电路系统及半导体器件的外部电连接。在本公开中，接合导体150各自具有接合垫，所述接合垫上设置有两个或多于两个接合通孔。接合导体150可由例如铜、金、铝、类似物或其组合等导电材料形成。接合导体150可通过内连线结构120电耦合到半导体衬底110的半导体器件。接合导体150可与介电层140实质上齐平，以用于接合。以上实例是出于例示目的而提供，其他实施例可利用更少或附加的元件(例如，导电垫)，且稍后将结合放大图来阐述半导体管芯的细节。换句话说，举例来说，也可说半导体晶片w1包括半导体衬底110、内连线结构120、导通孔130、介电层140及接合导体150，如图1中所示。
参照图2，在一些实施例中，通过临时接合层tb1将半导体晶片w1放置在临时载体tc1上。临时载体tc1的材料可包括玻璃、金属、陶瓷、硅、塑料、其组合、其多层或可在后续处理中为半导体晶片w1提供结构性支撑的其他合适的材料。在一些实施例中，临时载体tc1由玻璃制成，且用于将半导体晶片w1粘合到临时载体tc1的临时接合层tb1包括聚合物粘合剂层(例如，管芯贴合膜(dieattachfilm，daf))、例如光-热转换(light-to-heatconversion，lthc)释放涂层、紫外(ultra-violet，uv)胶等在暴露于辐射源(例如，uv光或激光)时会降低或丧失其粘合性的紫外(uv)固化层。可使用其他合适的临时粘合剂。在一些实施例中，临时载体tc1是硅晶片，且临时接合层tb1包含含硅介电材料(例如，氧化硅、氮化硅等)或用于接合的其他合适的介电材料。举例来说，所述接合包括氧化物对氧化物接合(oxide-to-oxidebonding)，且半导体晶片w1的介电层140接合到临时接合层tb1。作为另外一种选择，可省略临时接合层tb1。
在一些实施例中，如图2中所示，将半导体晶片w1的前侧fs(例如，半导体管芯10a’的前表面s1)贴合到临时载体tc1，且半导体晶片w1的背侧bs(例如，半导体管芯10a’的底表面110b’)面朝上以用于后续处理。举例来说，前侧fs沿半导体衬底110及内连线结构120的堆叠方向z与背侧bs相对。
参照图2及图3，在一些实施例中，通过例如刻蚀、研磨、化学机械抛光(chemicalmechanicalpolishing，cmp)工艺、其组合或其他合适的薄化技术，对半导体晶片w1进行薄化以形成经薄化的半导体晶片w1’。举例来说，在半导体晶片w1的背侧bs(例如，半导体管芯10a’的底表面110b’)上执行薄化工艺，以获得具有经减小的厚度t2的经薄化的半导体晶片w1’。也就是说，经薄化的半导体晶片w1’的减小的厚度t2小于半导体晶片w1的厚度t1。在一些实施例中，经减小的厚度t2介于约40μm到约200μm范围内。如图3中所示，在薄化工艺之后，导通孔130尚未通过经薄化的半导体晶片w1’的背侧bs(例如，半导体管芯10a”的底表面110b”)以可触及的方式显露出。换句话说，对于每一半导体管芯10a”，导通孔130的底表面130b不被半导体管芯10a”的底表面110b”以可触及的方式暴露出。
继续参照图4，在一些实施例中，在晶片背侧薄化工艺之后，将经薄化的半导体晶片w1’安装在胶带框架tp1上。举例来说，将图3中所示结构翻转(例如，沿堆叠方向z上下颠倒)，从而使得经薄化的半导体晶片w1’的背侧bs(例如，半导体管芯10a”的(半导体衬底110的)底表面110b”)设置在胶带框架tp1上。接下来，可在临时载体tc1上执行剥离工艺(de-bondingprocess)，以从经薄化的半导体晶片w1’释放。举例来说，在临时接合层tb1上施加外部能量(例如，uv光或激光)。作为另外一种选择，临时载体tc1的移除工艺可包括机械剥落工艺、研磨工艺、刻蚀工艺或类似工艺。在一些实施例中，使用合适的溶剂、清洁化学品或其他清洁技术执行清洁工艺以从经薄化的半导体晶片w1’移除临时接合层tb1的残留物。随后，在经薄化的半导体晶片w1’上执行单体化工艺(singulationprocess)，以获得多个分离的各别半导体管芯10a”。如图4中所示，举例来说，所述分离的各别半导体管芯10a”各自具有前表面s1及底表面110b”。
举例来说，在单体化工艺期间，胶带框架tp1将经薄化的半导体晶片w1’保持置位，且可使用切割工具(例如，锯)沿切割道(scribeline)(未示出)切穿经薄化的半导体晶片w1’。在其他实施例中，在安装在胶带框架tp1上之前执行单体化工艺。在一些实施例中，在切割/单体化之前，通过探测(probing)来测试包括在经薄化的半导体晶片w1’中的半导体管芯10a”的功能及性能，且从被测试的半导体管芯10a”中仅选择已知良好管芯(kgd)并用于后续处理。
在一些实施例中，图2及图3中所示临时载体tc1可由胶带框架tp1替代。举例来说，将半导体晶片w1安装在第一胶带框架上，使半导体晶片w1的前侧fs面朝第一胶带框架，且接着在半导体晶片w1的背侧bs上执行薄化工艺。随后，转移经薄化的半导体晶片w1’以安装在第二胶带框架上，使经薄化的半导体晶片w1’的背侧bs(例如，半导体管芯10a”的底表面110b”)面朝第二胶带框架，且接着执行单体化工艺，且第二胶带框架在单体化工艺期间将经薄化的半导体晶片w1’保持置位。应注意，以上实例是出于例示目的而提供，半导体管芯10a”的形成可以不受本公开限制的任何逻辑次序来形成。
图5至图24是示出根据本公开一些实施例的半导体结构制造方法中各种阶段的示意性横截面图，且是沿图25中所绘示横截面线i-i所截取。图25是示出根据本公开一些实施例的半导体结构的半导体管芯、载体管芯及绝缘包封体之间的相对位置的示意性俯视图。图26a是示出根据本公开一些实施例的在图11中所勾勒的虚线区域a中的半导体管芯与位于半导体管芯之下的载体管芯之间的接合界面的放大示意性横截面图。图27a是示出根据本公开一些实施例的在图17中所勾勒的虚线区域b中的管芯堆叠的相邻层级之间的接合界面的放大示意性横截面图。图28a是示出根据本公开一些实施例的在图19中所勾勒的虚线区域c中的管芯堆叠的相邻层级之间的接合界面的放大示意性横截面图。图29a是示出根据本公开一些实施例的在图19中所勾勒的虚线区域d中的管芯堆叠的最外部层级的配置的放大示意性横截面图。半导体结构的制造方法包括将管芯堆叠(例如，100)接合到载体管芯(例如，10b)，其中形成管芯堆叠涉及经堆叠的多个半导体管芯(例如，10a及10a’)。为易于理解，相同的元件用相同的参考编号指定，且为简单起见，本文中不再对其予以赘述。
参照图5，在一些实施例中，提供至少一个半导体管芯10b’。举例来说，以如图1至图4中所述的方式处理半导体晶片(未示出)，以产生各别的多个半导体管芯10b’，且因此为简单起见，此处不再对半导体管芯10b’的形成予以赘述。半导体管芯10b’各自可包括与半导体管芯10a”相似的结构。举例来说，半导体管芯10b’中的每一者具有前表面s3及与前表面s3相对的底表面210b’，且包括半导体衬底210、内连线结构220及多个导通孔230，半导体衬底210中形成有多个半导体器件，内连线结构220形成在半导体衬底210之上且包括与前表面s3接近的多个介电层及多个金属化图案，导通孔230形成在半导体衬底210中且延伸到内连线结构220的介电层内以与内连线结构220的金属化图案物理接触及电接触。半导体管芯10b’中的每一者的导通孔230可电耦合到半导体器件及内连线结构220的金属化图案。
出于例示目的，图5中仅示出两个半导体管芯10b’；然而，半导体管芯10b’的数目不限于本公开。基于设计布局及需求，半导体管芯10b’的数目可为一个或多于一个。
应注意，图中省略了半导体管芯10b’中的每一者的各种层及特征。举例来说，内连线结构220包括形成在内连线结构220的顶部金属化图案之上的钝化层(未示出)，以便为下伏结构提供一定程度的保护。钝化层可由例如氧化硅、氮化硅、低k介电质、聚酰亚胺、这些的组合或类似物等一种或多种合适的介电材料制成。此时可通过钝化层覆盖导电垫来进行保护。
据理解，从不同半导体晶片切割的半导体管芯可具有不同的性质及功能。在一些实施例中，半导体管芯10b’及半导体管芯10a”是从不同的半导体晶片单体化，可在功能及性质上有所不同。举例来说，图5中所绘示的半导体管芯10b’是逻辑管芯(例如，系统芯片(system-on-a-chip，soc)、中央处理器(centralprocessingunit，cpu)、图形处理单元(graphicsprocessingunit，gpu)等)。另一方面，图4中所阐述的半导体管芯10a”是例如存储器管芯(例如，动态随机存取存储器(dynamicrandomaccessmemory，dram)管芯、静态随机存取存储器(staticrandomaccessmemory，sram)管芯、同步动态随机存取存储器(synchronousdynamicrandomaccessmemory，sdram)、与非(nand)闪存等)。如图5中所示，举例来说，出于例示目的示出两个半导体管芯10b’；然而，半导体管芯10b’的数目不限于本公开中所绘示的数目，且可基于需求及设计布局来选择及指定。
参照图6及图7，在一些实施例中，通过临时接合层tb2将半导体管芯10b’设置在临时载体tc2上。举例来说，在单体化之前探测及测试包括半导体管芯10b’的半导体晶片。在执行单体化工艺之后，仅将已知良好的半导体管芯10b’拾取及放置在临时载体tc2上。在一些实施例中，在临时载体tc2上沉积临时接合层tb2，且通过临时接合层tb2将半导体管芯10b’中的每一者的前表面s3贴合到临时载体tc2。在替代实施例中，可省略临时接合层tb2。临时接合层tb2及临时载体tc2的形成和/或材料相似于图2中所绘述的临时接合层tb1及临时载体tc1的形成和/或材料，因此本文中不再对其予以赘述。如图6中所示，举例来说，半导体管芯10b’的底表面210b’面朝上以用于后续处理。
此后，对于半导体管芯10b’中的每一者，在半导体衬底210的底表面210b’上执行薄化工艺(例如，刻蚀、研磨、cmp工艺或类似工艺)，直到导通孔230被半导体衬底210的底表面210b”暴露出为止，以便形成经薄化的半导体管芯10b”。举例来说，在将半导体管芯10b’贴合到临时接合层tb2之后，对半导体管芯10b’进行薄化以形成经薄化的半导体管芯10b”，经薄化的半导体管芯10b”各自具有范围近似介于5μm到100μm的厚度t3。在一些实施例中，厚度t3小于厚度t2。如图7中所示，在一些实施例中，在经薄化的半导体管芯10b”中的每一者中，导通孔230的底表面230b被半导体衬底210的底表面210b”以可触及的方式暴露出。举例来说，在每一经薄化的半导体管芯10b”中，导通孔230的底表面230b与半导体衬底210的底表面210b”实质上齐平且共面。在经薄化的半导体管芯10b”中的每一者中，当半导体衬底210是硅衬底时，穿透半导体衬底210的导通孔230被称为半导体穿孔(throughsemiconductorvia，tsv)或硅穿孔。
参照图8，在一些实施例中，使经薄化的半导体管芯10b”凹陷，从而使得导通孔230从半导体衬底210突出。换句话说，部分地移除经薄化的半导体管芯10b”中的每一者的半导体衬底210以获得底表面210b，且导通孔230中的每一者的部分从半导体衬底210的底表面210b突出出来。在所述凹陷之后，在图8中所示的横截面中，形成多个凹陷r1，其中凹陷r1中的每一者形成在底表面210b上以及两个相邻导通孔230的突出部分之间。举例来说，凹陷r1各自具有范围近似介于0.5μm到1.5μm的深度d1(如沿堆叠方向z测量)。
在凹陷工艺期间，可通过刻蚀来部分地移除经薄化的半导体管芯10b”中的每一者的半导体衬底210。举例来说，相对于导通孔230的材料及临时接合层tb2的材料，刻蚀工艺对半导体衬底210的材料具有高刻蚀速率选择性(etch-rateselectivity)。举例来说，可通过调整刻蚀时间来控制半导体衬底210的移除量。在一些实施例中，导通孔230及临时接合层tb2可在凹陷期间保持完整。刻蚀工艺可包括干刻蚀、湿刻蚀或其组合。在一些实施例中，使用合适的溶剂、清洁化学品或其他清洁技术执行清洁工艺以移除刻蚀工艺的残留物。
参照图9，在一些实施例中，在临时载体tc2之上及经薄化的半导体管芯10b”上形成隔离层50。在一些实施例中，隔离层50包括第一侧向部分50a、第二侧向部分50b及连接部分50c。举例来说，如图9中所示，第一侧向部分50a设置在临时接合层tb2上且在临时接合层tb2之上延伸，第二侧向部分50b设置在半导体衬底210的底表面210b以及导通孔230的底表面230b及侧壁230s上且在半导体衬底210的底表面210b以及导通孔230的底表面230b及侧壁230s之上延伸，且连接部分50c设置在第一侧向部分50a上且延伸成与第二侧向部分50b接触。在一些实施例中，隔离层50具有范围近似介于0.5μm到1.6μm的厚度t50，其中厚度t50是以隔离层50的相对两侧之间的最小距离来测量。如图9中所示，第二侧向部分50b填充凹陷r1。在一个实施例中，厚度t50大于深度d1，然而本公开不限于此。在替代实施例中，厚度t50实质上等于深度d1。换句话说，隔离层50足够厚以覆盖导通孔230的突出部分。
在一些实施例中，第一侧向部分50a及第二侧向部分50b例如沿图9中所绘示的方向x和/或方向y侧向延伸。举例来说，方向x不同于方向y，且方向x及方向y独立地垂直于堆叠方向z。在一些实施例中，连接部分50c垂直延伸以连接第一侧向部分50a与第二侧向部分50b。举例来说，连接部分50c可以如图9中所示的直线形式朝上延伸。然而，连接部分50c可以台阶形式朝上延伸(例如，图15中的连接部分51c)。
在一些实施例中，隔离层50可通过例如旋涂、化学气相沉积(chemicalvapordeposition，cvd)工艺或类似工艺共形地形成在临时载体tc2之上。在一些实施例中，隔离层50的材料可包括氮化物(例如氮化硅)、氧化物(例如氧化硅)或类似物(例如氮氧化硅、碳化硅、聚合物、类似物)。作为另外一种选择，在形成隔离层50之前，可在经薄化的半导体管芯10b”中的每一者的半导体衬底210的底表面210b上形成天然氧化物。如图9中所示，举例来说，导通孔230的从半导体衬底210的底表面210b突出的部分被隔离层50的第二侧向部分50b包绕。
一起参照图9及图10，在一些实施例中，部分地移除隔离层50以暴露出导通孔230。在此种实施例中，通过平坦化工艺对隔离层50进行图案化，其中一个第一侧向部分50a及与所述一个第一侧向部分50a连接的经平坦化的连接部分50c’一起构成一个隔离结构50(0)，且隔离层50的第二侧向部分50b被平坦化以形成设置在底表面210b上的隔离层240。平坦化工艺可包括例如cmp工艺或类似工艺。至此，制造出载体管芯10b。在一些实施例中，载体管芯10b的厚度t10b各自的范围近似介于3μm到90μm。在一些实施例中，厚度t10b小于或实质上等于厚度t3。在本公开中，在半导体结构p1a中，载体管芯10b各自被称为一个管芯堆叠的基础层级10b(0)。应注意，图中省略了半导体管芯的各种层及特征，且载体管芯10b可包括形成在其中的更多元件，以执行不同的功能。
在一些实施例中，对于如图10所示的每一载体管芯10b，隔离层240以可触及的方式显露出导通孔230，以用于进一步的电连接。在一些实施例中，载体管芯10b的隔离层240的厚度t4的范围近似介于0.3μm到1μm。在平坦化工艺之后，举例来说，可以可选地执行清洁工艺，以清洁及移除平坦化工艺所产生的残留物。然而，本公开不限于此，且可通过任何其他合适的方法来执行平坦化工艺。在一些实施例中，在对隔离层50进行平坦化期间，导通孔230也可被平坦化。在一些实施例中，隔离层50的厚度t50大于或实质上等于凹陷r1的深度d1，且隔离层240的厚度t4小于或实质上等于凹陷r1的深度d1。
在一些实施例中，隔离层240的底表面240b与导通孔230的底表面230b实质上齐平。也就是说，隔离层240的底表面240b与导通孔230的底表面230b实质上共面。在一些实施例中，如图10中所示，导通孔230中的每一者的从半导体衬底210的底表面210b突出的部分被隔离层240侧向覆盖，且导通孔230的底表面230b被隔离层240以可触及的方式暴露出。在一些实施例中，利用此种平坦化，载体管芯10b通过隔离结构50(0)而形成为彼此分离。在本公开中，举例来说，如图10中所示，载体管芯10b各自具有前表面s3及背表面s4(例如，底表面240b)，背表面s4与前表面s3相对。
参照图11，在一些实施例中，提供第一组的多个半导体管芯10a”，其中这些半导体管芯10a”堆叠在半导体管芯10b上。举例来说，如结合图1至图4及图5至图10所分别阐述般单独地制作半导体管芯10a”及载体管芯10b。在一些实施例中，可使用例如拾取及放置工艺或其他合适的贴合技术从胶带框架tp1(图4中所示)移除半导体管芯10a”，以将半导体管芯10a”安装在载体管芯10b上。可在接合之前测试半导体管芯10a”，以使得仅已知良好管芯(kgd)被使用来进行贴合。在本公开中，半导体管芯10a”与载体管芯10b以面对背配置(face-to-backconfiguration)接合在一起。如图11中所示，举例来说，半导体管芯10a”的前表面s1分别面朝载体管芯10b的背表面s4。
出于例示目的，图11中示出一个载体管芯10b上设置有仅一个半导体管芯10a”；然而，设置在一个载体管芯10b上的半导体管芯10a”的数目不限于本公开。基于设计布局及需求，半导体管芯10a”的数目可为一个或多于一个。举例来说，在替代实施例中，一个载体管芯10b上设置有多个半导体管芯10a”(参见图45)。
在一些实施例中，执行接合工艺以将半导体管芯10a”接合到载体管芯10b。举例来说，如图11及图26a(示出由图11所示虚线框(或虚线区域)a所指示的放大横截面图)中所示，一个半导体管芯10a”与相应的下伏载体管芯10b之间的接合界面if1包括金属对金属接合(metal-to-metalbonding)(例如，铜对铜接合)及介电质对介电质接合(dielectric-to-dielectricbonding)(例如，氧化物对氧化物接合、氧化物对氮化物接合或氮化物对氮化物接合)。也就是说，接合工艺包括混合接合工艺。举例来说，半导体管芯10a”的接合导体150与载体管芯10b的导通孔230通过铜对铜接合(称为直接金属对金属接合(directmetal-to-metalbonding))接合在一起，且半导体管芯10a”的介电层140(例如，介电层di4)与载体管芯10b的隔离层240通过氧化物对氮化物接合(称为直接介电质对介电质接合合(directdielectric-to-dielectricbonding))接合在一起。在本公开中，接合界面if1可被称为混合接合界面(hybridbondinginterface)。
应注意，上述接合方法仅为实例，且不旨在进行限制。在一些实施例中，如图26a中所示，接合导体150的侧壁150sw与位于接合导体150之下的导通孔230的侧壁230sw之间存在偏移。换句话说，由于接合导体150具有比导通孔230大的接合表面，因此即使发生未对准，仍可实现直接金属对金属接合，从而表现出更好的可靠性。在接合导体150的尺寸小于对应导通孔230的尺寸的一些实施例中，紧邻接合导体150的半导体管芯10a”的介电层140可接合到载体管芯10b的导通孔230的部分。
在一些实施例中，导通孔130可从内连线结构120到底表面110b”逐渐变小(例如，锥化)。作为另外一种选择，举例来说，如图11及图26a中所示，导通孔130具有实质上垂直(竖直)的侧壁。在沿堆叠方向z的横截面图中，导通孔130的形状可视设计要求而定，且不旨在于本公开中进行限制。另一方面，在x-y平面上的俯视(平面)图中，导通孔130的形状可视设计要求而定，且可为圆形形状、椭圆形形状、矩形形状、多边形形状或其组合；本公开不限于此。相似的几何规格也可应用于载体管芯的导通孔230，且因此其中不再予以赘述。
举例来说，如图11及图26a中所示，分布在前表面s1处的一个半导体管芯10a”的每一接合导体150与位于接合导体150之下的半导体管芯10b的所述相应一个导通孔230物理接触及电接触。在一些实施例中，如图26a中所示，此种接合导体150与上覆在接合导体150上的相应金属化图案mp物理接触及电接触。然而，本公开不限于此；在替代实施例中，如图26b中所示，此种接合导体150可与上覆在接合导体150上的相应导电垫ap物理接触及电接触。
参照图12，在一些实施例中，从临时载体tc2移除隔离结构50(0)。举例来说，可通过刻蚀或类似工艺移除隔离结构50(0)；本公开不限于此。举例来说，刻蚀工艺可包括干刻蚀、湿刻蚀或其组合。在一个实施例中，如图12中所示，在隔离结构50(0)的移除期间，被上覆的半导体管芯10a”暴露出的每一载体管芯10b的隔离层240余留下来。然而，在替代实施例中，在隔离结构50(0)的移除期间，可同时移除被上覆的半导体管芯10a”暴露出的每一载体管芯10b的隔离层240。
一起参照图12及图13，在一些实施例中，可在半导体管芯10a”的底表面110b”上执行薄化工艺(例如，研磨、cmp或类似工艺)，以形成经薄化的半导体管芯10a”’。在一些实施例中，导通孔130被经薄化的半导体管芯10a”’的底表面110b”’暴露出。也就是说，在将半导体管芯10a”接合到载体管芯10b之后，对半导体管芯10a”进行薄化以形成经薄化的半导体管芯10a”’，经薄化的半导体管芯10a”’具有范围近似介于40μm到200μm的厚度t5。如图13中所示，举例来说，在经薄化的半导体管芯10a”’中的每一者中，导通孔130的底表面130b被半导体衬底110的底表面110b”’以可触及的方式暴露出。举例来说，在每一经薄化的半导体管芯10a”’中，导通孔130的底表面130b与半导体衬底110的底表面110b”’实质上齐平且共面。在经薄化的半导体管芯10a”’中的每一者中，由于导通孔130延伸穿过半导体衬底110，因此当半导体衬底110是硅衬底时，导通孔130被称为半导体穿孔(tsv)或硅穿孔。
参照图14，在一些实施例中，使经薄化的半导体管芯10a”’凹陷，从而使得导通孔130从半导体衬底110突出。换句话说，部分地移除经薄化的半导体管芯10a”’中的每一者的半导体衬底110以获得底表面110b，且导通孔130中的每一者的部分从半导体衬底110的底表面110b突出出来。在进行凹陷之后，在图14中所示横截面中，形成多个凹陷r2，其中凹陷r2中的每一者形成在底表面110b上及两个相邻导通孔130的突出部分之间。举例来说，凹陷r2各自具有范围近似介于0.5μm到1.5μm的深度d2(如沿堆叠方向z测量)。凹陷工艺相似于结合图8阐述的工艺，且因此本文中不再对其予以赘述。
参照图15，在一些实施例中，在临时载体tc2之上形成隔离层51。在一些实施例中，隔离层51包括第一侧向部分51a、第二侧向部分51b及连接部分51c。举例来说，如图15中所示，第一侧向部分51a设置在临时接合层tb2上且在临时接合层tb2之上延伸，第二侧向部分51b设置在半导体衬底110的底表面110b以及导通孔130的底表面130b及侧壁130s上且在半导体衬底110的底表面110b以及导通孔130的底表面130b及侧壁130s之上延伸，且连接部分51c设置在第一侧向部分51a上且延伸成与第二侧向部分51b接触。在一些实施例中，隔离层51具有范围近似介于0.5μm到1.6μm的厚度t51，其中厚度t51是以隔离层51的相对两侧之间的最小距离来测量。如图15中所示，第二侧向部分51b填充凹陷r2。在一个实施例中，厚度t51大于深度d2，然而本公开不限于此。在替代实施例中，厚度t51实质上等于深度d2。换句话说，隔离层51足够厚以覆盖导通孔130中的每一者的突出部分。如图15中所示，举例来说，从半导体衬底110的底表面110b突出的导通孔130的部分被隔离层51的第二侧向部分51b包绕。
在一些实施例中，如图15中所示，第一侧向部分51a及第二侧向部分51b侧向延伸(例如沿方向x和/或方向y延伸)，且连接部分51c可以台阶形式朝上延伸(例如除沿方向x和/或方向y以外也沿堆叠方向z延伸)。隔离层51的形成及材料可与如图9中所阐述的隔离层50的形成工艺相同，且因此本文中不再对其予以赘述。在一个实施例中，隔离层51的厚度t51可与隔离层50的厚度t50相同。在替代实施例中，隔离层51的厚度t51可不同于隔离层50的厚度t50。
一起参照图15及图16，在一些实施例中，部分地移除隔离层51以暴露出导通孔130。在此种实施例中，对隔离层51进行平坦化，其中一个第一侧向部分51a及与所述一个第一侧向部分51a连接的经平坦化的连接部分51c’一起构成一个隔离结构50(1)，且对隔离层51的第二侧向部分51b进行平坦化以形成设置在底表面110b上的隔离层160。平坦化工艺可包括通过例如cmp工艺或类似工艺来进行。至此，制造出半导体管芯10a。在一些实施例中，半导体管芯10a的厚度t10a的范围近似介于3μm到50μm。在一些实施例中，厚度t10a小于或实质上等于厚度t5。在本公开中，在半导体结构p1a中，此处的半导体管芯10a被称为管芯堆叠的第一层级10a(1)。应注意，图中省略了半导体管芯的各种层及特征，且半导体管芯10a可包括形成在其中的更多元件以执行不同的功能。
在一些实施例中，如图16中所示，隔离层160以可触及的方式显露出导通孔130，以用于进一步的电连接。在一些实施例中，隔离层160的厚度t6的范围近似介于0.3μm到1μm。在平坦化工艺之后，举例来说，可以可选地执行清洁工艺，以清洁及移除平坦化工艺所产生的残留物。然而，本公开不限于此，且可通过任何其他合适的方法来执行平坦化工艺。在一些实施例中，在对隔离层51进行平坦化期间，导通孔130也可被平坦化。在一些实施例中，隔离层51的厚度t51大于或实质上等于凹陷r2的深度d2，且隔离层160的厚度t6小于或实质上等于凹陷r2的深度d2。
在一些实施例中，隔离层160的底表面160b与导通孔130的底表面130b实质上齐平。也就是说，隔离层160的底表面160b与导通孔130的底表面130b实质上共面。在一些实施例中，如图16中所示，导通孔130中的每一者的从半导体衬底110的底表面110b突出的部分被隔离层160侧向覆盖，且导通孔130的底表面130b被隔离层160以可触及的方式暴露出。在一些实施例中，利用此种平坦化，半导体管芯10a通过隔离结构50(1)而形成为彼此分离。在本公开中，举例来说，如图16中所示，半导体管芯10a各自具有前表面s1及背表面s2(例如，底表面160b)，背表面s2与前表面s1相对。也就是说，举例来说，半导体管芯10a(例如，管芯堆叠的第一层级10a(1))的前表面s1分别面朝且接合到载体管芯10b(例如，管芯堆叠的基础层级10b(0))的背表面s4。
参照图17，在一些实施例中，提供第二组的多个半导体管芯10a”，且这些半导体管芯10a”分别堆叠在第一层级10a(1)的半导体管芯10a上。在本公开中，每一半导体管芯10a”(来自第二组)以面对背配置设置在第一层级10a(1)的半导体管芯10a中的一者上，以用于形成管芯堆叠的第二层级(例如，图18中所绘示的10a(2))。举例来说，半导体管芯10a”(来自第二组)的前表面s1分别面朝第一层级10a(1)的半导体管芯10a的背表面s2。与如图11中所阐述的工艺相似，在半导体管芯10a”从胶带框架tp1(图4中所示)移除以安装在第一层级10a(1)的半导体管芯10a上之前与在接合之前，可以测试半导体管芯10a”，以使得仅已知良好管芯(kgd)被使用来进行贴合。
在一些实施例中，通过混合接合来执行接合工艺，以将半导体管芯10a”接合到半导体管芯10a。举例来说，如图17及图27a(示出由图17所示虚线框(或虚线区域)b所指示的放大剖视图)中所示，一个半导体管芯10a”与相应的下伏半导体管芯10a之间的接合界面if2包括金属对金属接合(例如，铜对铜接合)及介电质对介电质接合(例如，氧化物对氧化物接合、氧化物对氮化物接合或氮化物对氮化物接合)。举例来说，半导体管芯10a”的接合导体150与半导体管芯10a的导通孔130通过铜对铜接合(称为直接金属对金属接合)接合在一起，且半导体管芯10a”的介电层140(例如，介电层di4)与半导体管芯10a的隔离层160通过氧化物对氮化物接合(称为直接介电质对介电质接合)接合在一起。在本公开中，接合界面if2可被称为混合接合界面。
应注意，上述接合方法仅为实例，且不旨在进行限制。如图27a中所示，举例来说，接合导体150的侧壁150sw与位于接合导体150之下的导通孔130的侧壁130sw之间存在偏移。换句话说，由于接合导体150具有比导通孔130大的接合表面，因此即使发生未对准，仍可实现直接金属对金属接合，从而表现出更好的可靠性。在接合导体150的尺寸小于对应导通孔130的尺寸的一些实施例中，紧邻接合导体150的半导体管芯10a”的介电层140可进一步接合到半导体管芯10a的导通孔130的部分，例如金属到介电质接合。
如图17及图27a中所示，举例来说，分布在前表面s1处的一个半导体管芯10a”的每一接合导体150与位于接合导体150之下的半导体管芯10a的所述相应一个导通孔130物理接触及电接触。在一些实施例中，如图27a中所示，此种接合导体150与上覆在接合导体150上的相应金属化图案mp物理接触及电接触。然而，本公开不限于此；在替代实施例中，参见图27b，此种接合导体150可与上覆在接合导体150上的相应导电垫ap物理接触及电接触。
参照图18，在一些实施例中，重复进行图12至图17中所阐述的步骤，以在基础层级10b(0)中的多个载体管芯10b之上形成多个管芯堆叠100。如图18中所示，在一个载体管芯10b上设置有一个管芯堆叠100。在一些实施例中，管芯堆叠100各自包括一个最顶部层级10a(t)，其中最顶部层级10a(t)包括图4中所绘示的半导体管芯10a”。应理解，符号t指示每一管芯堆叠100的层级数目，且分别设置在基础层级10b(0)上的管芯堆叠100各自可包括任意数目的层级。举例来说，t是大于1的整数。举例来说，如图18中所示，半导体管芯10a”具有未被显露出的导通孔130。在一些实施例中，在管芯堆叠100中的每一者中，最顶部层级10a(t)中的半导体管芯10a”比内部层级(例如，10a(1)到10a(t-1))的下伏半导体管芯10a中的任一者厚。举例来说，最顶部层级10a(t)的半导体管芯10a”的厚度t2大于内部层级(例如，10a(1)到10a(t-1))中由其他半导体管芯10a构成的一个层级的厚度t10a。
举例来说，在每一管芯堆叠100中，通过在图17中所绘示的结构上执行结合图13至图16所阐述的方法来制作第二层级10a(2)处的半导体管芯10a，且因此第一层级10a(1)及第二层级10a(2)处的半导体管芯10a在配置、功能及性质上可相似或相同。也就是说，由于使用相似的形成步骤，因此每一管芯堆叠100的第一层级10a(1)至第(t-1)层级10a(t-1)处的半导体管芯10a在配置、功能及性质上可相似或相同。举例来说，管芯堆叠100各自具有带有平整的表面的侧壁100s。在一些实施例中，沿方向x，每一载体管芯10b的宽度w10b大于每一管芯堆叠100(的每一半导体管芯10a/10a”)的宽度w100。如图18中所示，在一些实施例中，一个管芯堆叠100的侧壁100s与位于所述一个管芯堆叠100之下的载体管芯10b的侧壁s5(见图19)之间存在偏移。
在一些实施例中，可在接合之前测试层级(例如，比如内部层级10a(1)/10a(2)..10a(t-1)及最顶部层级10a(t)等)中的半导体管芯(例如，10a及10a”)，以使得仅已知良好管芯(kgd)被使用来形成管芯堆叠100，从而增加制造良率。在半导体管芯(例如，10a及10a”)是存储器管芯的一些实施例中，由于半导体管芯垂直堆叠及接合，因此管芯堆叠100在操作期间可实现较快的存储器间通信，这又可提高数据带宽且能够使得进行较快的数据存取及数据存储。在一些实施例中，在操作期间，第一层级10a(1)处的半导体管芯可帮助管理堆叠在所述半导体管芯上的其他层级(例如，10a(2)到10a(t-1)及10a(t))处的相应半导体管芯和/或基础层级10b(0)处的载体管芯10b之间的数据存储及数据格式互操作性。
在一些实施例中，通过混合接合对管芯堆叠100的半导体管芯(例如，10a及10a”)进行垂直堆叠及接合。举例来说，对于一个管芯堆叠100的每两个相邻层级，上部层级以面对背配置接合到下部层级。在一些实施例中，如图18中所示，第二层级10a(2)的前表面s1接合到第一层级10a(1)的背表面s2。通过此种接合(不使用任何其他外部连接件)，两个相邻堆叠层级处的管芯之间不存在间隙，因此实现了具有更好形状因数且在器件中具有更高密度的管芯堆叠的半导体结构p1a。如图18中所示，举例来说，管芯堆叠100通过隔离结构50(t-1)彼此分离及隔离，且载体管芯10b也通过隔离结构50(t-1)彼此分离及隔离。
参照图19，在一些实施例中，从临时载体tc2移除隔离结构50(t-1)。举例来说，可通过刻蚀或类似工艺移除隔离结构50(t-1)；本公开不限于此。刻蚀工艺相似于图12中所阐述的步骤，且因此本文中不再对其予以赘述。也就是说，举例来说，管芯堆叠100通过间隙彼此分离及隔离，且载体管芯10b也通过间隙彼此分离及隔离。
如图19及图28a(示出由图19所示虚线框(或虚线区域)c指示的放大横截面图)中所示，内部层级(例如，10a(1)到10a(t-1))中的半导体管芯10a的半导体衬底110中的至少一者可具有修圆边缘(roundededge)re。举例来说，对于半导体管芯10a中的每一者，修圆边缘re连接到半导体衬底110的底表面110b及侧壁110s。在一些实施例中，第二层级10a(2)处的半导体管芯10a的介电层140是实质上平的表面，以使得在第一层级10a(1)处的半导体管芯10a的修圆边缘re与第二层级10a(2)处的半导体管芯10a的介电层140之间形成间隙。对于此种实施例，在连续的步骤中，可通过例如介电层、导电层或具有至少一个介电层及至少一个导电层的层等稍后形成的层/元件来填充间隙。也就是说，修圆边缘re可被稍后形成的层/元件覆盖。本公开不限于此。在替代实施例中，间隙可不被填充，且修圆边缘re可不被任何层/元件覆盖。在一些实施例中，在背侧薄化工艺(例如，结合图13所阐述的步骤)期间形成修圆边缘re。举例来说，与半导体管芯的边缘接触的研磨垫(grindingpad)将半导体管芯的边缘修圆。通过修圆边缘re的形成，半导体管芯10a可分散由机械/热应力及接合引起的边缘/隅角区域中的应力，从而防止开裂(cracking)。
在其他实施例中，如图28b中所示，修圆边缘re可由斜面边缘(beveledge)be替代，其中斜面边缘be连接到半导体衬底110的底表面110b及侧壁110s。在一些实施例中，第二层级10a(2)处的半导体管芯10a的介电层140是实质上平的表面，以使得在第一层级10a(1)处的半导体管芯10a的斜面边缘be与第二层级10a(2)处的半导体管芯10a的介电层140之间形成间隙。对于此种实施例，在连续的步骤中，可通过例如介电层、导电层或具有至少一个介电层及至少一个导电层的层等稍后形成的层/元件来填充间隙。也就是说，斜面边缘be可被稍后形成的层/元件覆盖。然而，在替代实施例中，间隙可不被填充，且斜面边缘be可不被任何层/元件覆盖。在一些实施例中，斜面边缘be是通过在切割道处形成的用于单体化工艺(例如，结合图4阐述的步骤)的单体化标记而形成。举例来说，用于指示半导体管芯的边界的单体化标记使半导体管芯的边缘倾斜。通过斜面边缘be的形成，半导体管芯10a可分散由机械/热应力及接合引起的边缘/隅角区域中的应力，从而防止开裂。
在又一些其他实施例中，如图28c中所示，半导体衬底110的底表面110b与侧壁110s可在尖锐边缘(sharpedge)se处直接连接。在此种实施例中，第一层级10a(1)处的半导体管芯10a的尖锐边缘se与第二层级10a(2)处的半导体管芯10a的介电层140之间不形成间隙。在一些实施例中，尖锐边缘se可被或可不被任何层/元件覆盖。
如图19及图29a(示出由图19所示虚线框(或虚线区域)d所指示的放大横截面图)中所示，最顶部层级10a(t)处的半导体管芯10a”的半导体衬底110可具有斜面边缘be。举例来说，对于半导体管芯10a”，斜面边缘be连接到半导体衬底110的底表面110b”及侧壁110s。对于此种实施例，在连续的步骤中，可通过例如介电层、导电层或具有至少一个介电层及至少一个导电层的层等稍后形成的层/元件覆盖斜面边缘be。本公开不限于此。在替代实施例中，斜面边缘be可不被任何层/元件覆盖。
然而，本公开不限于此。在其他实施例中，如图29b中所示，半导体衬底110的底表面110b”与侧壁110s可在尖锐边缘se处直接连接。在一些实施例中，尖锐边缘se可被或可不被任何层/元件覆盖。
参照图20，在一些实施例中，在临时载体tc2之上设置电磁干扰屏蔽材料(electromagneticinterferenceshieldingmaterial)60a，电磁干扰屏蔽材料60a设置在管芯堆叠100以及基础层级10b(0)的载体管芯10b上。在一些实施例中，电磁干扰屏蔽材料60a以共形方式覆盖管芯堆叠100以及基础层级10b(0)的载体管芯10b。在一些实施例中，电磁干扰屏蔽材料60a具有范围近似介于
在一些实施例中，电磁干扰屏蔽材料60a可由导电材料制成。用于电磁干扰屏蔽材料60a的材料可包括铜、镍、镍与铁的合金、铜与镍的合金、银等，但不限于此。在一些实施例中，电磁干扰屏蔽材料60a可使用电解镀覆、化学镀覆、溅镀、物理气相沉积(physicalvapordeposition，pvd)、化学气相沉积或其他合适的金属沉积工艺来制作。如果需要，则可以可选地执行图案化工艺以暴露出临时接合层tb2的部分。图案化工艺可包括例如干刻蚀、湿刻蚀或其组合等刻蚀工艺。
参照图21，在一些实施例中，在形成电磁干扰屏蔽材料60a之后，在临时载体tc2之上形成绝缘材料20’，以包封电磁干扰屏蔽材料60a、管芯堆叠100及载体管芯10b。举例来说，绝缘材料20’可为模制化合物、环氧树脂、类似材料或其他合适的电绝缘材料，且可通过压缩模制(compressionmolding)、转移模制(transfermolding)或类似工艺施加。在一些实施例中，对电磁干扰屏蔽材料60a、管芯堆叠100及载体管芯10b进行包覆模制，且接着使用例如研磨、化学机械抛光(cmp)、其组合或其他合适的薄化工艺对绝缘材料20’进行薄化以减小结构的总厚度。举例来说，管芯堆叠100的底表面100b(例如，半导体管芯10a”的底表面110b”)在薄化之后被绝缘材料20’暴露出。
在一些实施例中，在对绝缘材料20’进行薄化期间，也对电磁干扰屏蔽材料60a进行图案化以形成电磁干扰屏蔽层60。在某些实施例中，可例如在包覆模制的绝缘材料20’上执行薄化步骤，以使绝缘材料20’的表面20b、管芯堆叠100的底表面100b(例如，半导体管芯10a”的底表面110b”)及电磁干扰屏蔽层60的表面s60齐平。举例来说，绝缘材料20’的表面20b、管芯堆叠100的底表面100b(例如，半导体管芯10a”的底表面110b”)及电磁干扰屏蔽层60的表面s60彼此实质上齐平。换句话说，绝缘材料20’的表面20b与管芯堆叠100的底表面100b(例如，半导体管芯10a”的底表面110b”)及电磁干扰屏蔽层60的表面s60实质上共面。如图21中所示，举例来说，电磁干扰屏蔽层60不在管芯堆叠100的底表面100b(例如，半导体管芯10a”的底表面110b”)上延伸，且载体管芯10b及设置在载体管芯10b上的管芯堆叠100通过电磁干扰屏蔽层60与绝缘材料20’分离。
绝缘材料20’可包括低的吸湿率(moistureabsorptionrate)，且在固化后可为刚性的，以用于保护电磁干扰屏蔽层60、管芯堆叠100及载体管芯10b。通过利用由导电材料或磁性材料制成的障壁阻挡空间中的电磁场，电磁干扰屏蔽层60被用于来减少或抑制所述电磁场。在一些实施例中，电磁干扰屏蔽层60可减少例如无线电波、电磁场及静电场的耦合。在一些实施例中，电磁干扰屏蔽层60可与接地(未示出)电接触，以呈电接地。
在一些实施例中，在对绝缘材料20’进行薄化期间，也可对半导体管芯10a”的半导体衬底110进行图案化，本公开不限于此。在其他实施例中，可省略薄化工艺，且通过绝缘材料20’掩埋或覆盖电磁干扰屏蔽材料60a、管芯堆叠100及载体管芯10b。在此种实施例中，电磁干扰屏蔽材料60a用作电磁干扰屏蔽层，且与接地(未示出)电接触，以呈电接地。
参照图22，在一些实施例中，将另一临时载体tc3可选地与临时载体tc2相对的贴合到绝缘材料20’。在绝缘材料20’被薄化成暴露出最顶部层级10a(t)处的半导体管芯10a”的一些实施例中，临时载体tc3通过临时接合层tb3接合到绝缘材料20’(例如，表面20b)及管芯堆叠100的底表面100b(例如，半导体管芯10a”的底表面110b”)。可以执行剥离工艺，其中从基础层级10b(0)处的载体管芯10b释放临时载体tc2及临时接合层tb2，从而使得载体管芯10b的前表面s3及绝缘材料20’的表面20a暴露出来。举例来说，沿堆叠方向z，绝缘材料20’的表面20a与绝缘材料20’的表面20b相对。在一些实施例中，在剥离临时载体tc2之后清洁载体管芯10b的前表面s3，以用于进一步处理。在图4中已阐述剥离工艺，且因此为简单起见，本文中不再对其予以赘述。
参照图23，在一些实施例中，在移除临时载体tc2及临时接合层tb2之后，随后在被暴露出的载体管芯10b的前表面s3处形成多个导电端子30。导电端子30可使用例如溅镀、印刷、镀覆、沉积或类似工艺来形成。导电端子30可由包括铜、铝、金、镍、银、钯、锡、焊料、金属合金、类似材料或其组合在内的导电材料形成。举例来说，导电端子30中的每一者包括凸块31。凸块31可为微凸块、金属柱、无电镀镍钯浸金(electrolessnickel-electrolesspalladium-immersiongold，enepig)形成的凸块、受控塌陷芯片连接(controlledcollapsechipconnection，c4)凸块、球栅阵列(ballgridarray，bga)凸块或类似物。在凸块31是微凸块的实施例中，两个相邻凸块31之间的凸块节距的范围介于约35μm到约55μm。凸块31可为无焊料的，且可具有实质上垂直(竖直)的侧壁。在一些实施例中，导电端子30中的每一者包括通过例如镀覆、印刷或类似工艺形成在凸块31的顶部上的金属顶盖32。举例来说，金属顶盖32的材料包括镍、锡、锡铅、金、银、钯、镍钯金、镍金、类似物或这些的任意组合。
在一些实施例中，在形成导电端子30之前，如图23中所示，在管芯堆叠100的基础层级10b(0)处形成保护层70。在一些实施例中，保护层70设置在载体管芯10b及绝缘材料20’上，且延伸以覆盖载体管芯10b的前表面s3及绝缘材料20’的表面20a。换句话说，保护层70与绝缘材料20’及载体管芯10b接触。举例来说，保护层70包含例如氧化硅、氮化硅、未经掺杂的硅酸盐玻璃、聚酰亚胺或用于保护下伏结构的其他合适的绝缘材料等钝化材料。在一些实施例中，保护层70包括多个开口op，所述多个开口op暴露出载体管芯10b中的每一者的内连线结构220中的下伏导电特征(未示出)的至少部分，以用于进一步的电连接。举例来说，如图23中所示，导电端子30被形成为与通过在保护层70中形成的开口op暴露出的载体管芯10b的内连线结构220中的导电特征物理接触及电接触。
作为另外一种选择，可省略保护层70，本公开不限于此。在此种实施例中，导电端子30直接形成在载体管芯10b上，以与载体管芯10b的内连线结构220中的导电特征物理接触及电接触。
作为另外一种选择，可用重布线路结构(未示出)代替保护层70，重布线路结构包括交替布置的一个或多于一个介电层及一个或多于一个金属化层。在此种实施例中，导电端子30形成在重布线路结构上，以通过重布线路结构中的金属化层与载体管芯10b的内连线结构220中的导电特征电接触。
参照图24，在一些实施例中，通过剥离工艺从绝缘材料20’及管芯堆叠100移除临时载体tc3及临时接合层tb3。举例来说，剥离工艺包括向临时接合层施加能量、机械剥落、刻蚀或其他合适的移除技术。随后，执行单体化工艺以形成多个分离的各别半导体结构p1a。可通过例如锯切、激光切学或类似工艺沿切割道(未示出)执行单体化。可切穿绝缘材料20’以形成绝缘包封体20。绝缘包封体20暴露出通过电磁干扰屏蔽层60暴露出的管芯堆叠100的底表面100b，且设置在被电磁干扰屏蔽层60覆盖的管芯堆叠100的侧壁100s以及载体管芯10c的侧壁s5及背表面s4的部分处。
在一些实施例中，如图24中所示，半导体结构p1a具有载体管芯10b、设置在载体管芯10b上的管芯堆叠100、形成在载体管芯10b及管芯堆叠100上的绝缘包封体20、夹在绝缘包封体20与载体管芯10b之间以及绝缘包封体20与管芯堆叠100之间的电磁干扰屏蔽层60、设置在载体管芯10b及绝缘包封体20上的保护层70以及设置在绝缘包封体20上的导电端子30。在一些实施例中，载体管芯10b是例如被配置成执行读取、编程、擦除和/或其他操作的逻辑管芯，且管芯堆叠100是例如包括彼此堆叠且通过载体管芯10b编程的存储器管芯的存储器堆叠。在某些实施例中，半导体结构p1a被称为(半导体)器件封装。举例来说，半导体结构p1a的管芯堆叠100中的半导体管芯10a/10a”可为高带宽存储器(hbm)管芯，且载体管芯10b可为对这些存储器管芯提供控制功能的逻辑管芯。换句话说，管芯堆叠100中的半导体管芯10a/10a”与载体管芯10b通过混合接合接合在一起，且彼此电连接及电通信。视产品要求而定，在半导体结构p1a中可采用其他类型的管芯。在本公开中，管芯堆叠100与载体管芯10b一起被称为堆叠结构ss1。
在一些实施例中，在单体化之后，通过绝缘包封体20来进一步覆盖被电磁干扰屏蔽层60覆盖的载体管芯10b的侧壁s5。举例来说，绝缘包封体20的侧壁20s可在单体化之后与保护层70的侧壁70s实质上齐平。也就是说，绝缘包封体20的侧壁20s与保护层70的侧壁70s对准。在一些实施例中，如图24中所示，管芯堆叠100的侧壁100s远离绝缘包封体20的侧壁20s，且载体管芯10b的侧壁s5也远离绝缘包封体20的侧壁20s。
如图24及图25(在x-y平面上的俯视平面图)中所示，对于半导体结构p1a，管芯堆叠100的定位位置在载体管芯10b的定位位置内且在绝缘包封体20的定位位置内，且载体管芯10b的定位位置在绝缘包封体20的定位位置内。换句话说，管芯堆叠100的周边小于载体管芯10b的周边及绝缘包封体20的周边，且载体管芯10b的周边小于绝缘包封体20的周边。
然而，本公开不限于此。图30至图44是分别示出根据本公开一些实施例的半导体结构的示意性横截面图。为易于理解，相同的元件用相同的参考编号指定，且本文中不再对其予以赘述。
在替代实施例中，可包括附加的绝缘包封体。图30中所绘示的半导体结构p1b相似于图24中所绘示的半导体结构p1a，不同之处在于，半导体结构p1b进一步包括绝缘包封体40。举例来说，如图30中所示，绝缘包封体40至少位于保护层70与绝缘包封体20之间。在一些实施例中，绝缘包封体40是在形成绝缘包封体20之前形成，从而使得绝缘包封体40进一步覆盖被电磁干扰屏蔽层60覆盖的载体管芯10b的侧壁s5。举例来说，绝缘包封体40不仅进一步覆盖被管芯堆叠100暴露出且被电磁干扰屏蔽层60覆盖的载体管芯10b的背表面s4的部分，而且覆盖被电磁干扰屏蔽层60覆盖的管芯堆叠100的侧壁100s的部分。也就是说，绝缘包封体40进一步部分地位于绝缘包封体20与载体管芯10b之间。如图30中所示，举例来说，绝缘包封体20的侧壁20s及保护层70的侧壁70s与绝缘包封体40的侧壁40s实质上共面且对准。
在一些实施例中，绝缘包封体40可通过例如旋涂、沉积或类似工艺共形地形成。在一些实施例中，绝缘包封体40的材料可包括氮化物(例如氮化硅)、氧化物(例如氧化硅)或类似物(例如，氮氧化硅、碳化硅、聚合物、类似物)。本公开无具体限制。在本公开中，绝缘包封体40不同于绝缘包封体20。
在又一替代实施例中，参见图31中所绘示的半导体结构p1c，绝缘包封体20被绝缘包封体40代替。图31中所绘示的半导体结构p1c相似于图24中所绘示的半导体结构p1a，不同之处在于，半导体结构p1c采用绝缘包封体40而不是绝缘包封体20。举例来说，绝缘包封体40完全覆盖电磁干扰屏蔽层60。如图31中所示，举例来说，保护层70的侧壁70s与绝缘包封体40的侧壁40s实质上共面且对准。
在其他替代实施例中，参见图32中所绘示的半导体结构p1d，不存在绝缘包封体(例如，20、40)。图32中所绘示的半导体结构p1d相似于图24中所绘示的半导体结构p1a，不同之处在于，管芯堆叠100及载体管芯10b仅被电磁干扰屏蔽层60覆盖。如图32中所示，举例来说，保护层70的侧壁70s与位于载体管芯10b的侧壁s5上的部分电磁干扰屏蔽层60的的一侧实质上共面且对准。
在一些实施例中，与半导体结构p1a到p1d相比，图33至图36中所绘示的半导体结构p2a到p2d中可分别包括隔离结构(例如，图18中所绘示的50(t-1))。举例来说，图33中所绘示的半导体结构p2a相似于图24中所绘示的半导体结构p1a，不同之处在于，在半导体结构p2a中，隔离结构50(t-1)余留在载体管芯10b及管芯堆叠100上。如图33中所示，隔离结构50(t-1)覆盖管芯堆叠100的侧壁100s的部分、载体管芯10b的侧壁s5及被管芯堆叠100暴露出的载体管芯10b的背表面s4。举例来说，隔离结构50(t-1)位于管芯堆叠100/载体管芯10b与绝缘包封体20之间。如图33中所示，保护层70位于载体管芯10b、隔离结构50(t-1)、电磁干扰屏蔽层60及绝缘包封体20上，且内部层级(例如，10a(1)到10a(t-1))的侧壁被隔离结构50(t-1)覆盖。相似地，如图34至图36中所示，隔离结构也可被引入半导体结构p1b、p1c及p1d，以分别形成半导体结构p2b、p2c及p2d。
另一方面，在一些实施例中，与半导体结构p2a到p2d相比，图37至图40中分别绘示的半导体结构p3a到p3d中可不包括电磁干扰屏蔽元件(例如，60或60a)。
在一些实施例中，与半导体结构p1a到p1d相比，图41至图44中分别绘示的半导体结构p4a到p4d中可不包括电磁干扰屏蔽元件(例如，60或60a)。图41中所绘示的半导体结构p4a相似于图24中所绘示的半导体结构p1a，不同之处在于，在半导体结构p4a中，电磁干扰屏蔽层60被从载体管芯10b及管芯堆叠100移除。如图41中所示，管芯堆叠100的侧壁100s、载体管芯10b的侧壁s5及被管芯堆叠100暴露出的载体管芯10b的背表面s4与绝缘包封体20物理接触。相似地，如图41至图44中所示，也可从半导体结构p1b、p1c及p1d移除电磁干扰屏蔽元件，以分别形成半导体结构p4b、p4c及p4d。
图45是示出根据本公开一些实施例的半导体结构的示意性横截面图。图46a及图46b是分别示出根据本公开一些实施例的半导体结构的半导体管芯、载体管芯及绝缘包封体之间的相对位置的示意性俯视图。为易于理解，相同的元件用相同的参考编号指定，且本文中不再对其予以赘述。举例来说，图45是沿图46a中所绘示的横截面线ii-ii截取的半导体结构p5的示意性横截面图。
图41中所绘示的半导体结构p5相似于图24中所绘示的半导体结构p1a，不同之处在于，在半导体结构p4a中，多个管芯堆叠100设置在一个基础层级10b(0)上。换句话说，在半导体结构p5中，多个半导体管芯(例如，10a及10a”)设置在一个载体管芯10b上。在一些实施例中，通过混合接合，管芯堆叠100以面对背配置接合到基础层级10b(0)处的载体管芯10b。在本公开中，管芯堆叠100及载体管芯10b一起被称为堆叠结构ss2。
如图45及图46a中所示，举例来说，管芯堆叠100以矩阵形式布置在载体管芯10b上，例如n×n或n×m阵列(n、m>0，n可等于或可不等于m)。管芯堆叠100的阵列大小可基于需求来指定及选择，且不限于本公开。在一些实施例中，管芯堆叠100布置成图46a中所绘示的1×3阵列。然而，本公开不限于此；在替代实施例中，管芯堆叠100可布置成图46b中所绘示的2×2阵列。
在一些实施例中，对于半导体结构p5，管芯堆叠100的定位位置在载体管芯10b的定位位置内及绝缘包封体20的定位位置内，且载体管芯10b的定位位置在绝缘包封体20的定位位置内。换句话说，载体管芯10b及绝缘包封体20与并排布置的多个管芯堆叠100交叠。
图47是示出根据本公开一些实施例的半导体结构的示意性横截面图。图48a及图48b是分别示出根据本公开一些实施例的半导体结构的半导体管芯、载体管芯及绝缘包封体之间的相对位置的示意性俯视图。为易于理解，相同的元件用相同的参考编号指定，且本文中不再对其予以赘述。举例来说，图47是沿图48a中所绘示的横截面线iii-iii截取的半导体结构p6的示意性横截面图。
图47中所绘示的半导体结构p6相似于图24中所绘示的半导体结构p1a，不同之处在于，半导体结构p4a包括多个堆叠结构ss1(在图24中绘示)。如图47及图48a中所示，举例来说，堆叠结构ss1以矩阵形式并排布置在例如n×n或n×m阵列中(n、m>0，n可等于或可不等于m)。堆叠结构ss1的阵列大小可基于需求来指定及选择，且不限于本公开。在一些实施例中，堆叠结构ss1布置成图48a中所绘示的1×3阵列。然而，本公开不限于此；在替代实施例中，堆叠结构ss1可布置成图48b中所绘示的2×2阵列。
如图47及图48(在x-y平面上的俯视平面图)中所示，对于半导体结构p6，每一管芯堆叠100的定位位置在每一载体管芯10b的定位位置内且在绝缘包封体20的定位位置内，且每一载体管芯10b的定位位置在绝缘包封体20的定位位置内。换句话说，每一管芯堆叠100的周边小于每一载体管芯10b的周边及绝缘包封体20的周边，且每一载体管芯10b的周边小于绝缘包封体20的周边。
另外，堆叠结构ss1可部分或全部由图45中所绘示的堆叠结构ss2替代。本公开不限于此。
图49至图56是示出根据本公开一些实施例的半导体结构制造方法中各种阶段的示意性横截面图。图57是示出根据本公开一些实施例的半导体结构的半导体管芯、载体管芯及绝缘包封体之间的相对位置的示意性俯视图。举例来说，图49是沿图57中所绘示的横截面线iv-iv截取的半导体结构p7的示意性横截面图。为易于理解，相同的元件用相同的参考编号指定，且本文中不再对其予以赘述。
参照图49，在一些实施例中，提供半导体晶片w2。在一些实施例中，半导体晶片w2包括彼此连接的多个半导体管芯10b’。图5中已阐述半导体管芯10b’的细节，因此为简单起见，本文中不再对其予以赘述。举例来说，半导体管芯10b’中的每一者可包括集成电路器件(例如，逻辑管芯、存储器管芯、射频管芯、功率管理管芯、微机电系统(mems)管芯、类似物或这些的组合)。
参照图50，在一些实施例中，通过临时接合层tb4将半导体晶片w2设置在临时载体tc4上。在一些实施例中，在临时载体tc4上沉积临时接合层tb4，且通过将半导体管芯10b’的前表面s3放置成与临时接合层tb4接触而通过临时接合层tb4将半导体晶片w2贴合到临时载体tc4。作为另外一种选择，可省略临时接合层tb4。临时接合层tb4及临时载体tc4的形成和/或材料相似于图2中所阐述的临时接合层tb1及临时载体tc1的形成和/或材料，因此本文中不再对其予以赘述。如图50中所示，举例来说，半导体管芯10b’的底表面210b’面朝上以用于后续处理。
参照图51，在一些实施例中，处理半导体晶片w2以形成具有彼此连接的多个半导体管芯10b的半导体晶片w2’。在一些实施例中，半导体管芯10b被称为载体管芯10b。举例来说，通过图7至图10中所阐述的步骤来处理半导体晶片w2，因此为简洁起见，不再予以赘述。如图51中所示，载体管芯10b中的每一者包括半导体衬底210、内连线结构220、隔离层240及多个导通孔230，半导体衬底210中形成有多个半导体器件，内连线结构220形成在半导体衬底210之上且包括接近前表面s3的多个介电层及多个金属化图案，隔离层240与内连线结构220相对地形成在半导体衬底210之上，且导通孔230形成在半导体衬底210中、延伸到内连线结构220的介电层内以与内连线结构220的金属化图案物理接触及电接触且穿透隔离层240。载体管芯10b中的每一者的导通孔230可通过内连线结构220的金属化图案电耦合到半导体衬底210中的半导体器件。在一些实施例中，半导体管芯10b各自具有前表面s3及与前表面s3相对的背表面s4。在一些实施例中，载体管芯10b中的每一者被称为一个管芯堆叠100的一个基础层级10b(0)。
参照图52，在一些实施例中，提供第一组的多个半导体管芯10a”，其中这些半导体管芯10a”堆叠在载体管芯10b上。举例来说，如结合图1至图4所阐述般制作半导体管芯10a”。在一些实施例中，通过混合接合工艺将半导体管芯10a”以面对背配置接合到载体管芯10b。结合图26a及图26b(示出由虚线框(或虚线区域)a指示的放大横截面图)，在图11中阐述了所述接合工艺及接合关系/配置，且因此本文中不再对其予以赘述。举例来说，如图52中所示，半导体管芯10a”的前表面s1分别接合到载体管芯10b的背表面s4。
参照图53，在一些实施例中，对第一组的半导体管芯10a”进行处理，以在管芯堆叠100中形成第一层级10a(1)的多个半导体管芯10a。举例来说，通过图12至图16中所阐述的步骤来处理半导体管芯10a”，因此为简洁起见，不再予以赘述。如图53中所示，半导体管芯10a中的每一者包括半导体衬底110、内连线结构120、多个导通孔130、介电层140、多个接合导体150及隔离层160，半导体衬底110中形成有多个半导体器件(未示出)，内连线结构120形成在半导体衬底110上，所述多个导通孔130形成在半导体衬底110中且延伸到内连线结构120内，介电层140形成在内连线结构120上且与半导体衬底110相对，所述多个接合导体150形成在内连线结构120之上且被介电层140侧向覆盖，隔离层160与内连线结构120相对地设置在半导体衬底110上，且导通孔130穿透隔离层160。在一些实施例中，半导体管芯10a各自具有前表面s1及与前表面s1相对的背表面s2。举例来说，如图53中所示，半导体管芯10a通过隔离结构50(1)彼此分离，其中隔离结构50(1)位于半导体晶片w2’之上。
参照图54，在一些实施例中，提供第二组的多个半导体管芯10a”，且这些半导体管芯10a”分别堆叠在第一层级10a(1)的半导体管芯10a上。在本公开中，每一半导体管芯10a”(来自第二组)以面对背配置设置在第一层级10a(1)的半导体管芯10a中的一者上，以用于形成管芯堆叠100的第二层级(例如，图55中所绘示的10a(2))。在一些实施例中，通过混合接合工艺将半导体管芯10a”(来自第二组)接合到第一层级10a(1)的半导体管芯10a。结合图27a及图27b(示出由虚线框(或虚线区域)b指示的放大横截面图)，在图17中阐述了所述接合工艺及接合关系/配置，且因此本文中不再对其予以赘述。举例来说，如图54中所示，半导体管芯10a”(来自第二组)的前表面s1分别接合到第一层级10a(1)的半导体管芯10a的背表面s2。举例来说，导通孔130尚未被半导体衬底110以可触及的方式显露出。
参照图55，在一些实施例中，在载体管芯10b之上形成管芯堆叠100。举例来说，管芯堆叠100中的每一者包括至少一个内部层级(例如10a(1)到10a(t-1))及最顶部层级10a(t)。在一些实施例中，对图54中所绘示的结构进行处理以形成管芯堆叠100。举例来说，在每一管芯堆叠100中，可通过与图53中所阐述的形成第一层级10a(1)相同的步骤来制作每一内部层级(例如，10a(2)到10a(t-1))，且可通过图54中所阐述的工艺来制作最顶部层级10a(t)，且因此为简洁起见，不再予以赘述。也就是说，可通过重复如图12至图16所述的步骤来各别地制作内部层级(例如，10a(1)到10a(t-1))处的半导体管芯10a，且可通过重复如图17所述的步骤来制作最顶部层级10a(t)。如此，由于使用了相似的形成步骤，因此每一管芯堆叠100的第一层级10a(1)到第(t-1)层级10a(t-1)处的半导体管芯10a在配置、功能及性质上可相似或相同。在一些实施例中，在形成管芯堆叠100之后，从半导体晶片w2’移除隔离结构。举例来说，对于每一管芯堆叠100的每两个相邻层级，上部层级以面对背配置接合到下部层级。通过此种接合(不使用任何其他外部连接件)，实现了具有更好形状因数且在器件中具有更高密度的管芯堆叠的半导体结构p7。
参照图56，在一些实施例中，通过用图20至图24中阐述的步骤处理图55中所绘示的结构来制造半导体结构p7，因此为简洁起见，不再予以赘述。在一些实施例中，半导体结构p7具有载体管芯10b、管芯堆叠100、绝缘包封体20、电磁干扰屏蔽层60、保护层70及导电端子30，管芯堆叠100设置在载体管芯10b上，绝缘包封体20形成在载体管芯10b及管芯堆叠100上，电磁干扰屏蔽层60夹在绝缘包封体20与载体管芯10b之间以及绝缘包封体20与管芯堆叠100之间，保护层70设置在载体管芯10上，导电端子30设置在绝缘包封体20上。如图56中所示，举例来说，绝缘包封体20的侧壁20s与载体管芯10b的侧壁s5、电磁干扰屏蔽层60的侧壁60s及保护层70的侧壁70s对准。也就是说，绝缘包封体20的侧壁20s可与载体管芯10b的侧壁s5、电磁干扰屏蔽层60的侧壁60s及保护层70的侧壁70s实质上齐平且共面。
如图56及图57(在x-y平面上的俯视平面图)中所示，对于半导体结构p7，管芯堆叠100的定位位置在载体管芯10b的定位位置内及绝缘包封体20的定位位置内，其中载体管芯10b的边缘与绝缘包封体20的边缘交叠。换句话说，管芯堆叠100的周边小于载体管芯10b的周边及绝缘包封体20的周边，且载体管芯10b的周边实质上等于绝缘包封体20的周边。
另外，对半导体结构p1a的修改也可被半导体结构p5、p6及p7采用。由于在图30至图44中阐述了对半导体结构p1a的修改的细节，因此为简洁起见，不再予以赘述。
图58是示出根据本公开一些实施例的半导体结构的应用的示意性横截面图。为易于理解，相同的元件用相同的参考编号指定，且本文中不再对其予以赘述。参照图58，提供包括第一组件c1及设置在第一组件c1之上的第二组件c2的组件总成sc。第一组件c1可为或可包括中介层、封装衬底、印刷电路板(printedcircuitboard，pcb)、印刷线路板和/或能够承载集成电路的其他载体。在一些实施例中，安装在第一组件c1上的第二组件c2相似于上文所描述的半导体结构p1a-p1d、p2a-p2d、p3a-p3d、p4a-p4d、p5、p6及p7中的一者。举例来说，一个或多个半导体结构(例如，p1a-p1d、p2a-p2d、p3a-p3d、p4a-p4d、p5、p6及p7)可通过多个端子ct电耦合到第一组件c1。端子ct可为导电端子30。
在一些实施例中，在第一组件c1与第二组件c2的间隙之间形成底胶层uf，以至少侧向覆盖端子ct。作为另外一种选择，省略底胶层uf。在一个实施例中，可通过底胶层分配(underfilldispensing)或任何其他合适的方法形成底胶层uf。在一些实施例中，底胶层uf的材料可与绝缘包封体20、40的材料相同或不同，本公开不限于此。由于底胶层uf，第一组分c1与第二组分c2之间的接合强度得到增强。
在一些其他实施例中，安装在第一组件c1上的第二组件c2可为集成扇出型(integratedfan-out，info)封装，info封装包括封装在其中的至少一个半导体结构(例如，上文结合图24、图31至图44、图45、图47及图56阐述的p1a-p1d、p2a-p2d、p3a-p3d、p4a-p4d、p5、p6及p7)。举例来说，第二组件c2包括并排设置且被封装包封体(未示出；例如，模制化合物)环绕的多个半导体结构(例如，半导体结构p1a-p1d、p2a-p2d、p3a-p3d、p4a-p4d、p5、p6及p7的任意组合)。第二组件c2可进一步包括形成在封装包封体与被封装包封体侧向包封的这些半导体结构上的扇出型重布线结构(未示出)，且扇出型重布线结构可电耦合到这些半导体结构。在此种实施例中，端子ct可为受控塌陷芯片连接(c4)凸块、球栅阵列(bga)凸块、尺寸大于半导体结构的导电端子的其他合适的端子和/或类似物。举例来说，端子ct形成在扇出型重布线结构上以电耦合到第一组件c1，且这些半导体结构通过扇出型重布线结构电耦合到端子ct。
可使用其他封装技术来形成组件总成sc，此在本公开中不受限制。举例来说，使用晶片级封装(waferlevelpackaging，wlp)、衬底上晶片上有芯片(chip-on-wafer-on-substrate，cowos)工艺、衬底上芯片上有芯片(chip-on-chip-on-substrate，cocos)工艺等形成组件总成sc。组件总成sc可为用于例如计算机(例如，高性能计算机)、与人工智能系统结合使用的计算器件、无线通信器件、计算机相关外围器件、娱乐器件等电子系统的部分。包括本文中所论述的半导体结构的组件总成sc可提供高带宽数据通信。应注意，其他电子应用也是可能的。作为另外一种选择，附加端子可和端子ct相对地与第一组件c1物理接触及电接触，以用于与任何其他外部组件电连接。
根据一些实施例，一种半导体结构包括堆叠结构。所述堆叠结构包括第一半导体管芯及第二半导体管芯。所述第一半导体管芯包括具有第一有源表面及与所述第一有源表面相对的第一背表面的第一半导体衬底。所述第二半导体管芯位于所述第一半导体管芯之上，且包括具有第二有源表面及与所述第二有源表面相对的第二背表面的第二半导体衬底。所述第二半导体管芯通过沿垂直方向在第一混合接合界面处将所述第二有源表面结合到所述第一背表面而接合到所述第一半导体管芯。沿侧向方向，所述第一半导体管芯的第一尺寸大于所述第二半导体管芯的第二尺寸。
根据一些实施例，在所述的半导体结构中，其中所述第一半导体管芯进一步包括穿透所述第一半导体衬底的多个第一导通孔，且所述第二半导体管芯进一步包括穿透所述第二半导体衬底的多个第二导通孔，且其中所述多个第一导通孔在所述第一混合接合界面处分别结合到所述多个第二导通孔，且所述第一半导体管芯通过所述多个第一导通孔及所述多个第二导通孔与所述第二半导体管芯电连接及电通信。根据一些实施例，在所述的半导体结构中，其中所述第二半导体管芯包括具有多个第二半导体管芯的第一堆叠，其中具有所述多个第二半导体管芯的所述第一堆叠中的两个相邻第二半导体管芯通过另一混合接合界面彼此接合，且所述两个相邻第二半导体管芯中的一者的第二有源表面在所述另一混合接合界面处结合到所述两个相邻第二半导体管芯中的另一者的第二背表面，其中所述第一堆叠中的所述多个第二半导体管芯通过所述多个第二导通孔彼此电连接及电通信，且通过所述多个第一导通孔及所述多个第二导通孔与所述第一半导体管芯电连接及电通信。根据一些实施例，在所述的半导体结构中，其中所述堆叠结构进一步包括：第三半导体管芯，包括第三半导体衬底及嵌入所述第三半导体衬底中的多个第三导通孔，且具有第三有源表面及与所述第三有源表面相对的第三背表面，其中：所述第三半导体管芯通过沿所述垂直方向在第二混合接合界面处将所述第三有源表面结合到所述第一堆叠中与所述第一半导体管芯相对的最外部第二半导体管芯的第二背表面而接合到所述最外部第二半导体管芯，沿所述侧向方向，所述第三半导体管芯的第三尺寸实质上等于每一第二半导体管芯的所述第二尺寸，且所述多个第三导通孔在所述第二混合接合界面处分别结合到所述最外部第二半导体管芯的多个第二导通孔，且所述第三半导体管芯与所述第一半导体管芯及具有所述多个第二半导体管芯的所述第一堆叠电连接及电通信。根据一些实施例，在所述的半导体结构中，其中所述第二半导体管芯进一步包括位于所述第一半导体管芯上的具有多个第二半导体管芯的至少一个第二堆叠，且具有所述多个第二半导体管芯的所述至少一个第二堆叠与具有所述多个第二半导体管芯的所述第一堆叠沿所述侧向方向并排布置，其中具有所述多个第二半导体管芯的所述至少一个第二堆叠中的两个相邻第二半导体管芯通过另一混合接合界面彼此接合，且所述两个相邻第二半导体管芯中的一者的第二有源表面在所述另一混合接合界面处结合到所述两个相邻第二半导体管芯中的另一者的第二背表面，其中所述至少一个第二堆叠中的所述多个第二半导体管芯通过所述多个第二导通孔彼此电连接及电通信，且通过所述多个第一导通孔及所述多个第二导通孔与所述第一半导体管芯电连接及电通信。根据一些实施例，在所述的半导体结构中，其中所述堆叠结构进一步包括：第三半导体管芯，包括第三半导体衬底及嵌入所述第三半导体衬底中的多个第三导通孔，且具有第三有源表面及与所述第三有源表面相对的第三背表面，其中：所述第三半导体管芯通过沿所述垂直方向在第二混合接合界面处将所述第三有源表面结合到所述第一堆叠中与所述第一半导体管芯相对的最外部第二半导体管芯的第二背表面而接合到所述第一堆叠中的所述最外部第二半导体管芯，沿所述侧向方向，所述第三半导体管芯的第三尺寸实质上等于所述第一堆叠中的每一第二半导体管芯的所述第二尺寸，且所述多个第三导通孔在所述第二混合接合界面处分别结合到所述第一堆叠中的所述最外部第二半导体管芯的多个第二导通孔，且所述第三半导体管芯与所述第一半导体管芯及具有所述多个第二半导体管芯的所述第一堆叠电连接及电通信；以及至少一个第四半导体管芯，包括第四半导体衬底及嵌入所述第四半导体衬底中的多个第四导通孔，且具有第四有源表面及与所述第四有源表面相对的第四背表面，其中：所述至少一个第四半导体管芯通过沿所述垂直方向在第三混合接合界面处将所述第四有源表面结合到所述至少一个第二堆叠中与所述第一半导体管芯相对的最外部第二半导体管芯的第二背表面而接合到所述至少一个第二堆叠中的所述最外部第二半导体管芯，沿所述侧向方向，所述至少一个第四半导体管芯的第四尺寸实质上等于所述至少一个第二堆叠中的每一第二半导体管芯的所述第二尺寸，且所述多个第四导通孔在所述第三混合接合界面处分别结合到所述至少一个第二堆叠中的所述最外部第二半导体管芯的多个第二导通孔，且所述至少一个第四半导体管芯与所述第一半导体管芯及具有所述多个第二半导体管芯的所述至少一个第二堆叠电连接及电通信。根据一些实施例，在所述的半导体结构中，其中所述第二半导体衬底进一步包括侧壁及修圆边缘，所述修圆边缘连接所述第二背表面与所述侧壁；或者侧壁及斜面边缘，所述斜面边缘连接所述第二背表面与所述侧壁。根据一些实施例，所述的半导体结构进一步包括：多个导电端子，位于所述第一半导体管芯的所述第一有源表面上，且电连接到所述第一半导体管芯。根据一些实施例，在所述的半导体结构中，其中所述堆叠结构包括两个或多于两个堆叠结构。
根据一些实施例，一种半导体结构包括半导体器件、多个导电端子及连接结构。所述半导体器件包括基础层级及管芯堆叠。所述基础层级包括第一管芯。所述管芯堆叠接合到所述基础层级，且包括布置到至少一个内部层级及最外部层级中的多个第二管芯。所述管芯堆叠与所述基础层级通过第一混合接合界面接合。所述至少一个内部层级与所述最外部层级通过第二混合接合界面接合。所述基础层级的侧壁与所述管芯堆叠的侧壁之间存在偏移，其中所述第一管芯与所述多个第二管芯彼此电通信。所述多个导电端子位于所述半导体器件之上且电连接到所述半导体器件。所述连接结构位于所述半导体器件与所述多个导电端子之间，其中所述基础层级位于所述连接结构与所述管芯堆叠之间，且所述至少一个内部层级位于所述基础层级与所述最外部层级之间。
根据一些实施例，所述的半导体结构进一步包括：绝缘包封体，覆盖所述半导体器件，其中所述基础层级位于所述绝缘包封体与所述连接结构之间以及所述管芯堆叠与所述连接结构之间，其中所述绝缘包封体的侧壁与所述连接结构的侧壁实质上共面，且所述连接结构包括保护层或重布线路结构。根据一些实施例，在所述的半导体结构中，其中所述绝缘包封体的所述侧壁进一步与所述基础层级的所述侧壁实质上共面。根据一些实施例，所述的半导体结构进一步包括：第一绝缘包封体，位于所述半导体器件之上且覆盖所述基础层级；以及第二绝缘包封体，位于所述第一绝缘包封体之上且覆盖所述管芯堆叠，其中所述第一绝缘包封体的侧壁及所述第二绝缘包封体的侧壁与所述连接结构的侧壁实质上共面，且所述连接结构包括保护层或重布线路结构。根据一些实施例，在所述的半导体结构中，其中所述第一绝缘包封体的所述侧壁及所述第二绝缘包封体的所述侧壁进一步与所述基础层级的所述侧壁实质上共面。根据一些实施例，所述的半导体结构进一步包括：隔离元件，至少部分地覆盖所述半导体器件的侧壁，其中所述隔离元件从所述基础层级朝所述管芯堆叠延伸，其中所述隔离元件的材料包括导电层或介电层。根据一些实施例，在所述的半导体结构中，其中所述管芯堆叠包括两个或多于两个管芯堆叠。根据一些实施例，在所述的半导体结构中，其中所述半导体器件包括两个或多于两个半导体器件。
根据一些实施例，一种制造半导体结构的方法包括以下步骤：形成至少一个堆叠结构，包括：提供包括第一半导体管芯的基础层级，以及通过混合接合在所述基础层级上形成包括多个第二半导体管芯的管芯堆叠，其中沿侧向方向，所述基础层级的第一尺寸大于所述管芯堆叠的第二尺寸，且所述第一半导体管芯电连接到所述多个第二半导体管芯；在所述至少一个堆叠结构之上形成连接结构，所述基础层级位于所述连接结构与所述管芯堆叠之间；以及在所述至少一个堆叠结构之上设置多个导电端子，且将所述多个导电端子电连接到所述第一半导体管芯，所述连接结构位于所述多个导电端子与所述基础层级之间。
根据一些实施例，在所述的方法中，其中所述管芯堆叠包括最底部层级、最顶部层级及位于所述最底部层级与所述最顶部层级之间的至少一个内部层级，且所述最底部层级、所述至少一个内部层级及所述最顶部层级各自包括所述多个第二半导体管芯中的一者或多于一者，其中通过混合接合在所述基础层级上形成所述管芯堆叠包括：将所述最底部层级的前表面混合接合到所述基础层级的背表面，以将所述第一半导体管芯与所述最底部层级的所述多个第二半导体管芯中的所述一者或多于一者电连接；将所述至少一个内部层级的前表面混合接合到所述最底部层级的背表面，以将所述至少一个内部层级的所述多个第二半导体管芯中的所述一者或多于一者与所述最底部层级的所述多个第二半导体管芯中的所述一者或多于一者电连接；以及将所述最顶部层级的前表面混合接合到所述至少一个内部层级的背表面，以将所述至少一个内部层级的所述多个第二半导体管芯中的所述一者或多于一者与所述最顶部层级的所述多个第二半导体管芯中的所述一者或多于一者电连接。根据一些实施例，在所述的方法中，其中通过混合接合在所述基础层级上形成所述管芯堆叠包括通过混合接合在所述基础层级上形成多个管芯堆叠。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。
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