半导体封装件的制作方法

相关申请的交叉引用

该美国非临时专利申请要求于2019年6月21日在韩国知识产权局提交的韩国专利申请no.10-2019-0074185的优先权，其公开以引用方式全文并入本文中。

本发明构思的示例性实施例涉及一种半导体封装件，并且更具体地说，涉及一种具有电磁屏蔽功能和天线功能的半导体封装件。

背景技术：

可增大封装密度以提高速度并使电子装置小型化。然而，从电子装置发射的电磁波会使电子装置的性能劣化。例如，电磁波会导致通信装置的故障，从而可能产生严重的安全问题。因此，正在开发用于使电磁干扰最小化的电磁屏蔽技术。

另外，在5g通信技术中移动通信技术的开发期间，已经开发了各种技术(如大容量、高速和小天线技术)。

技术实现要素：

根据本发明构思的示例性实施例，一种半导体封装件包括：衬底；半导体芯片，其设置在衬底的第一表面上；焊料凸块，其设置在半导体芯片的第一表面与衬底之间；以及再分布层，其设置在半导体芯片的与第一表面相对的第二表面上。衬底包括衬底图案，并且衬底图案覆盖衬底的第二表面。衬底图案覆盖衬底的第二表面的总面积的60％至100％。

根据本发明构思的示例性实施例，一种半导体封装件包括：衬底；半导体芯片，其安装在衬底的第一表面上；焊料凸块，其设置在半导体芯片的第一表面与衬底的第一表面之间；屏蔽层，其设置在半导体芯片与焊料凸块之间；以及再分布层，其设置在半导体芯片的与第一表面相对的第二表面上，其中，衬底包括衬底图案和天线图案，并且其中衬底图案覆盖衬底的第二表面。

根据本发明构思的示例性实施例，一种半导体封装件包括：衬底；半导体芯片，其安装在衬底的第一表面上；焊料凸块，其设置在半导体芯片的第一表面与衬底之间；焊料掩模，其设置在衬底的第一表面上；屏蔽层，其设置在半导体芯片与焊料凸块之间；再分布层，其设置在半导体芯片的与第一表面相对的第二表面上；模制层，其覆盖半导体芯片的侧壁，并且设置在衬底与再分布层之间；以及过孔，其穿过衬底和模制层。衬底包括衬底图案和天线图案，并且衬底图案覆盖衬底的第二表面。焊料凸块设置在通过焊料掩模形成的区中，并且过孔包括接地过孔、信号过孔和电源过孔。再分布层电连接至半导体芯片，并且屏蔽层包括粘合剂层、屏蔽金属层和保护层。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更清楚，在附图中：

图1a、图1b、图1c、图1d、图1e和图1f是示出根据本发明构思的示例性实施例的制造半导体封装件的方法的剖视图；

图2是示出根据本发明构思的示例性实施例的半导体封装件的剖视图；

图3是示出根据本发明构思的示例性实施例的半导体封装件的剖视图；

图4是示出根据本发明构思的示例性实施例的半导体封装件的剖视图；以及

图5是示出根据本发明构思的示例性实施例的半导体封装件的剖视图。

具体实施方式

在整个说明书和附图中，相同的附图标记或相同的附图标号可指示相同的元件或部件。下文中，将描述根据本发明构思的示例性实施例的半导体封装件及其制造方法。

图1a、图1b、图1c、图1d、图1e和图1f是示出根据本发明构思的示例性实施例的用于制造半导体封装件的方法的剖视图。

参照图1a，可制备衬底100。衬底100可为印刷电路板(pcb)。例如，衬底100可为包括绝缘层的金属薄板。衬底100可具有第一表面100a和第二表面100b。可制备其中设有衬底图案112的衬底100。衬底图案112可竖直地穿过衬底100，并且可在衬底100的顶表面(例如，第一表面100a)暴露出来。例如，可在第二表面100b上设置衬底图案112，并且衬底图案112可穿过衬底100，以在衬底100的第一表面100a暴露出来。衬底图案112中的至少一个可包括第一部分112a和第二部分112b。可在衬底100的第一表面100a上形成焊料掩模121。可在第一表面100a上设置焊料掩模121，以提供其中将设置有焊料凸块122的区a。然后，可在区a中形成焊料凸块122。

参照图1b，可制备半导体芯片200。半导体芯片200可具有一个表面200a(例如，第一表面)和与所述一个表面200a相对的另一表面200b(例如，第二表面)。半导体芯片200可设置有一个或多个键合图案204以及粘合到半导体芯片200的表面的一个或多个接触焊盘202。例如，可在半导体芯片200的第一表面200a上设置键合图案204，并且可在半导体芯片200的第二表面200b上设置接触焊盘202。半导体芯片200可按照键合图案204与形成在焊料掩模121上的焊料凸块122接触的方式设置在衬底100的第一表面100a上。

在半导体芯片200设置在衬底100上之后可执行回焊工艺。回焊工艺可包括将热施加至焊料凸块122的工艺。在回焊工艺之后，半导体芯片200可固定在衬底100上，并且可与预定位置对准。例如，通过回焊工艺熔化的焊料凸块122可呈液体状态，因此，焊料凸块122的表面张力可增大。因此，即使半导体芯片200在衬底100上与预定位置错位，半导体芯片200也可通过表面张力在衬底100上自对准。由于半导体芯片200自对准，能够提高用于制造精细节距的半导体封装件的工艺良率。

参照图1c，在半导体芯片200固定在衬底100的第一表面100a上之后，可在衬底100和半导体芯片200的第二表面200b上形成模制层130。模制层130可覆盖衬底100、焊料凸块122、半导体芯片200和接触焊盘202。模制层130可覆盖半导体芯片200的第二表面200b以及接触焊盘202的顶表面和侧壁。

参照图1d，可抛光模制层130的顶表面130a。例如，抛光工艺可为化学机械抛光(cmp)工艺。可将模制层130的顶表面130a抛光为与衬底100平行。因此，被模制层130覆盖的接触焊盘202的顶表面可暴露在外。

参照图1e，可在半导体芯片200的第二表面200b上形成再分布层150。再分布层150可包括绝缘层152、再分布图案154和连接焊盘156。例如，在绝缘层152中形成再分布图案154和连接焊盘156，并且连接焊盘156在绝缘层152的第一表面暴露出来。

参照图1f，可分别在连接焊盘156上形成焊料球160。可将包括衬底100、半导体芯片200和再分布层150的半导体封装件在形成焊料球160之后翻转过来。半导体封装件可在其中半导体封装件翻转过来的状态下通过焊料球160连接至外部装置。

图2是示出根据本发明构思的示例性实施例的半导体封装件的剖视图。

参照图2，根据本发明构思的示例性实施例的半导体封装件10可包括衬底100、焊料凸块122、焊料掩模121、键合图案204、模制层130、半导体芯片200、接触焊盘202、再分布层150和焊料球160。可通过以上参照图1a至图1f描述的方法制造半导体封装件10。

可设置衬底100。衬底图案112可在衬底100的第一表面100a和第二表面100b暴露出来。衬底图案112中的至少一个可包括第一部分112a和第二部分112b。第一部分112a可竖直地穿过衬底100。第二部分112b可设置在衬底100的第二表面100b上。第二部分112b可连接至第一部分112a，并且可在平行于衬底100的第一表面100a的方向上延伸至衬底100的侧壁100c。衬底图案112可通过导电线彼此连接。衬底图案112可包括导电材料。例如，衬底图案112可包括铜(cu)、镍(ni)、钴(co)、铝(al)和/或金(au)。当在平面图中观看时，衬底图案112可覆盖衬底100的第一表面100a和/或第二表面100b的一些部分，从而抑制或防止半导体芯片200中产生的电磁波被发送至外部。衬底图案112可屏蔽或阻挡外部向半导体芯片200提供的电磁波，并且/或者可吸收该电磁波的一部分。结果，可保护半导体芯片200免受外部电磁波影响，因此可减少或最小化由电磁干扰导致的半导体封装件10的故障，并且可提高半导体封装件10的操作可靠性。当在平面图中观看时，被衬底图案112覆盖的衬底100的第二表面100b的面积可在衬底100的总面积的约60％至100％的范围内。当被衬底图案112覆盖的衬底100的第二表面100b的面积在衬底100的总面积的约60％至100％的范围内时，衬底图案112可显示出或表现出电磁屏蔽功能。如果该面积小于总面积的60％，则衬底图案112不能有效地为半导体芯片200屏蔽电磁波。另外，衬底图案112可将半导体芯片200产生的热消散或释放至外部。衬底100中存在的衬底图案112的宽度w1可基本等于其中设有稍后将详细描述的焊料凸块122的区a的最大宽度。例如，穿过衬底100的第一部分112a的宽度w1基本上等于区a的最大宽度。因此，可有效地确保散热路径，以将热顺利地消散或释放至外部。衬底图案112可按照层叠封装(pop)或系统封装(sip)结构连接至堆叠在半导体芯片200上的另一半导体芯片。然而，衬底图案112的形状不限于图2。本文使用的术语‘连接’可意味着‘物理连接’或‘电连接’。另外，术语‘电连接’可意味着‘直接或间接连接’。

焊料凸块122可设置在衬底100的第一表面100a上。例如，焊料凸块122可设置在通过焊料掩模121形成的区a中。因此，衬底图案112可分别与焊料凸块122对准。焊料凸块122可包括用于回焊工艺的熔点相对低的金属。例如，焊料凸块122可包括铅(pb)、锡(sn)和/或金(au)。另外，焊料凸块122可由金属层替代。

焊料掩模121可设置在焊料凸块122与衬底图案112之间。焊料掩模121可设置在衬底100的第一表面100a上，以形成其中设有焊料凸块122的区a。例如，焊料掩模121可包括聚合物材料。例如，焊料掩模121可由环氧树脂类绝缘油墨形成。区a可与稍后将详细描述的键合图案204具有相同的平面形状，因此可增大或最大化自对准效果。

半导体芯片200可设置在衬底100的第一表面100a上。例如，半导体芯片200可为应用处理器(ap)芯片、存储器芯片、射频(rf)芯片、逻辑芯片或者图形芯片。半导体芯片200可在其中包括半导体器件。半导体芯片200中的半导体器件可与半导体芯片200的第二表面200b相邻设置。半导体芯片200的第二表面200b可为有源表面。

接触焊盘202可设置在半导体芯片200的第二表面200b上。接触焊盘202可包括导电材料。例如，接触焊盘202可包括铜(cu)、镍(ni)、钴(co)、钛(ti)和/或铝(al)。接触焊盘202可电连接至半导体芯片200中的半导体器件。

键合图案204可设置在半导体芯片200的第一表面200a上。键合图案204的宽度w2可基本上等于其中设置有焊料凸块122的区a的最大宽度。因此，半导体芯片200产生的热可顺利地消散。键合图案204可提高半导体芯片200与焊料凸块122之间的界面特性。例如，键合图案204可提高半导体芯片200与焊料凸块122之间的粘合强度。为了实现这一点，键合图案204可包括金属材料。例如，键合图案204中的每一个可具有钛(ti)和铜(cu)的双层结构，钛(ti)相对于半导体芯片200的硅(si)具有优异的界面特性，铜(cu)相对于焊料凸块122具有优异的界面特性。键合图案204可粘合到半导体芯片200的第一表面200a，以帮助半导体芯片200通过焊料凸块122固定至衬底100。键合图案204可不电连接至半导体芯片200中的半导体器件。

模制层130可设置在衬底100的第一表面100a上。模制层130可覆盖衬底100、焊料凸块122、半导体芯片200和接触焊盘202。模制层130可覆盖半导体芯片200的第二表面200b和接触焊盘202的侧壁。例如，接触焊盘202的第一表面(例如，下表面)可通过模制层130暴露出来。在本发明构思的示例性实施例中，模制层130可至少部分地覆盖接触焊盘202的顶表面。模制层130的宽度可基本等于衬底100的宽度。模制层130的侧壁130c可与衬底100的侧壁100c对齐。衬底100的侧壁100c可不被模制层130覆盖，而是可暴露于外部。模制层130可保护半导体芯片200免受冲击，并且可使半导体芯片200与外部绝缘。例如，模制层130可包括聚合物材料。例如，模制层130可包括环氧树脂。

再分布层150可设置在半导体芯片200的第二表面200b上。再分布层150可包括绝缘层152、再分布图案154和连接焊盘156。绝缘层152可包括多个层。再分布图案154可包括多个导电层和多个导电过孔，并且可电连接至半导体芯片200中的半导体器件。导电层可设置在多层绝缘层152之间。导电过孔可穿过绝缘层152的至少一部分，以连接至导电层。连接焊盘156可设置在再分布层150的上部和/或下部中。例如，连接焊盘156可在再分布层150的下部通过再分布层150暴露出来。连接焊盘156可彼此横向间隔开。再分布图案154和连接焊盘156可包括导电材料。例如，再分布图案154和连接焊盘156各自可包括铜(cu)、镍(ni)、钴(co)、铝(al)和/或钛(ti)。绝缘层152可包括绝缘材料。例如，绝缘层152可包括氧化硅和/或氮化硅。

焊料球160可分别设置在连接焊盘156上。焊料球160可包括导电材料。

半导体封装件10可通过焊料球160连接至外部装置。例如，半导体芯片200中的半导体器件产生的电信号可通过接触焊盘202、再分布图案154、连接焊盘156和焊料球160输出至外部(例如，外部装置)。半导体芯片200产生的热可通过衬底图案112消散至外部。例如，通过半导体芯片200中的半导体器件的操作产生的热可通过键合图案204、焊料凸块122和衬底图案112消散至外部。键合图案204、焊料凸块122和衬底图案112可包括具有相对高的传热系数的材料，因此，热可容易消散或释放。衬底图案112中的至少一个可包括第二部分112b。例如，第二部分112b可连接至第一部分112a，并且还可沿着衬底100的第二表面100b延伸，使得衬底100的第二表面100b的至少一部分被覆盖。因此，可增大散热的衬底图案112的面积以提高散热效率。由于热容易消散，因此可减小或最小化半导体封装件10的故障，并且可提高半导体封装件10的操作可靠性。其中半导体芯片200中的半导体器件产生的电信号通过焊料球160输出至外部的方向可与其中半导体芯片200产生的热通过衬底图案112消散至外部的方向方向平行。例如，半导体芯片200产生的热可在朝着衬底100的方向上消散，并且可在朝着再分布层150的方向上从半导体芯片200产生电信号。

图3是示出根据本发明构思的示例性实施例的半导体封装件的剖视图。

参照图3，根据本发明构思的示例性实施例的半导体封装件20可包括衬底100、焊料凸块122、焊料掩模121、键合图案204、模制层130、接地过孔141、电源过孔142、信号过孔143、半导体芯片200、接触焊盘202、再分布层150和焊料球160。衬底100、焊料凸块122、模制层130、焊料掩模121、键合图案204、半导体芯片200、接触焊盘202、再分布层150和焊料球160可与上面参照图1a至图1f和图2描述的那些基本相同。下文中，为了容易和便于解释的目的，将省略对上面实施例中已描述的相同特征的描述。

衬底100可包括天线图案114。天线图案114可设置在衬底100中。例如，天线图案114可具有弯曲的导电线形状。天线图案114可包括导电材料，例如，铜(cu)、镍(ni)、钴(co)、铝(al)和/或金(au)。天线图案114可连接至接地过孔141。接地过孔141可穿过衬底100和模制层130，以连接天线图案114和再分布图案154。接地过孔141可连接至衬底图案112。例如，天线图案114可通过接地过孔141、再分布图案154、连接焊盘156和焊料球160接地。天线图案114可连接至电源过孔142。电源过孔142可穿过衬底100和模制层130，以将天线图案114与再分布图案154彼此连接。例如，天线图案114可通过焊料球160、再分布图案154和电源过孔142电连接至外部电源。因此，在天线图案114中可产生电势差，因此电流可流经天线图案114。天线图案114可连接至信号过孔143。信号过孔143可穿过衬底100和模制层130，以将天线图案114和再分布图案154彼此连接。例如，电流可通过焊料球160、连接焊盘156、再分布图案154和信号过孔143流入天线图案114中。该电流可为输入至天线图案114的电信号。接地过孔141、电源过孔142和信号过孔143可包括导电材料。例如，接地过孔141、电源过孔142和信号过孔143可包括铜(cu)、镍(ni)、钴(co)、铝(al)和/或金(au)。接地过孔141、电源过孔142和信号过孔143的位置和数量不限于图3，而是可不同地改变。当电信号输入至天线图案114时，半导体封装件20可执行通信功能，而不用额外天线结构。因此，可实现具有通信功能的小而薄的半导体封装件20。

衬底图案112可连接至接地过孔141，因此可接地。然而，衬底图案112可不电连接至电源过孔142和信号过孔143。

衬底图案112和天线图案114可设置在半导体芯片200的第一表面200a上，以覆盖半导体芯片200。因此，衬底图案112和天线图案114可阻挡外部电磁波，以保护半导体芯片200，并且/或者衬底图案112和天线图案114可抑制或防止半导体芯片200中产生的电磁波发送至外部。结果，衬底100可执行电磁屏蔽功能和天线功能二者，因此，可制造或实现小而薄的半导体封装件20。另外，当电流施加至衬底图案112时，衬底图案112可以更好地吸收电磁波，以提高电磁屏蔽功能的效率。

图4是示出根据本发明构思的示例性实施例的半导体封装件的剖视图。

参照图4，根据本发明构思的示例性实施例的半导体封装件30可包括衬底100、焊料凸块122、焊料掩模121、模制层130、接地过孔141、电源过孔142、信号过孔143、半导体芯片200、屏蔽层210、接触焊盘202、再分布层150和焊料球160。衬底100、焊料凸块122、模制层130、焊料掩模121、半导体芯片200、接触焊盘202、再分布层150和焊料球160可与以上参照图1a至图1f和图2描述的那些基本相同。接地过孔141、电源过孔142和信号过孔143可与参照图3描述的那些基本相同。下文中，为了简单和便于解释的目的，将省略对与其中以上实施例中已描述的特征相同的特征的描述。

屏蔽层210可设置在半导体芯片200的第一表面200a上。屏蔽层210可包括粘合剂层211、屏蔽金属层212和保护层213。粘合剂层211可设置在半导体芯片200的第一表面200a上。粘合剂层211可覆盖半导体芯片200的第一表面200a。例如，粘合剂层211可完全覆盖半导体芯片200的第一表面200a。粘合剂层211可包括相对于半导体芯片200的硅(si)具有优异的粘合性能的金属。例如，粘合剂层211可包括钛(ti)。因此，粘合剂层211可设置在半导体芯片200与屏蔽金属层212之间，以将屏蔽金属层212固定至半导体芯片200。

屏蔽金属层212可设置在粘合剂层211的顶表面上。屏蔽金属层212可覆盖粘合剂层211的顶表面。例如，屏蔽金属层212可完全覆盖粘合剂层211的顶表面。屏蔽金属层212可包括金属材料。例如，屏蔽金属层212可包括铜(cu)。屏蔽金属层212可设置在半导体芯片200的第一表面200a上，以屏蔽外部电磁波，从而保护半导体芯片200。另外，屏蔽金属层212可不将半导体芯片200产生的电磁波发送至外部。因此，可防止由外部电磁波导致的半导体封装件30的性能劣化。

保护层213可设置在屏蔽金属层212的顶表面上。保护层213可覆盖屏蔽金属层212的顶表面的至少一部分。例如，保护层213可覆盖屏蔽金属层212的顶表面的不接触焊料凸块122的一些部分。保护层213可包括绝缘聚合物。例如，保护层213可包括聚酰亚胺(pi)。保护层213可防止屏蔽金属层212被氧化。保护层213可保护屏蔽金属层212免受外部冲击。可通过包括与半导体芯片200的第一表面200a直接接触的屏蔽层210来增强半导体封装件30的电磁屏蔽功能。

图5是示出根据本发明构思的示例性实施例的半导体封装件的剖视图。

参照图5，根据本发明构思的示例性实施例的半导体封装件40可包括衬底100、焊料凸块122、焊料掩模121、模制层130、接地过孔141、电源过孔142、信号过孔143、半导体芯片200、屏蔽层210、接触焊盘202、再分布层150和焊料球160。焊料凸块122、模制层130、焊料掩模121、半导体芯片200、接触焊盘202、再分布层150和焊料球160可与以上参照图1a至图1f和图2描述的那些基本相同。接地过孔141、电源过孔142和信号过孔143可与参照图3描述的那些基本相同。下文中，为了简单和便于解释的目的，将省略对与其中以上实施例中已描述的特征相同的特征的描述。

衬底100可包括天线图案114’。天线图案114’可设在衬底100中。当天线图案114’形成为衬底100中的多个层时，会增大工艺成本。因此，可通过使单层图案化来形成天线图案114’。结果，可提高天线图案114’的生产效率。天线图案114’可具有弯曲或曲面形状。天线图案114’可包括导电材料，例如，铜(cu)、镍(ni)、钴(co)、铝(al)和/或金(au)。

屏蔽层210可设置在半导体芯片200的第一表面200a上。屏蔽层210可包括粘合剂层211、屏蔽金属层212’和保护层213’。粘合剂层211可与参照图4描述的相同。屏蔽金属层212’和保护层213’可与参照图4描述的那些基本相同。然而，屏蔽金属层212’的上部可包括图案部分212’a和接触部分212’b。例如，可蚀刻屏蔽金属层212’的上部的一部分以形成凹陷。图案部分212’a可形成在所述凹陷之间。所述凹陷可填充有保护层213’。接触部分212’b的宽度w3可基本等于其中设置了焊料凸块122的区a的最大宽度。例如，接触部分212’b可接触焊料凸块122并且可具有大于图案部分212’a的宽度的宽度。例如，图案部分212’a可具有弯曲或曲面形状。图案部分212’a可用作半导体封装件40的天线。例如，电流可流经图案部分212’a，并且该电流可为输入至图案部分212’a的电信号。例如，电流可通过焊料球160、再分布图案154、接触焊盘202和半导体芯片200的内部互连线和过孔从外部流入图案部分212’a中。当电流流经图案部分212’a时，图案部分212’a可用作半导体封装件40的天线，因此，可在没有额外天线结构的半导体封装件40中实现通信功能。当通过将单层图案化形成天线图案114’时，可在半导体芯片200的第一表面200a上额外提供图案部分212’a。因此，可增强半导体封装件40的天线性能。

在根据本发明构思的示例性实施例的半导体封装件10、20、30和40中，衬底100的侧壁100c和模制层130的侧壁130c可暴露于外部。因此，半导体封装件10、20、30和40中产生的湿气可顺利地排放或释放，以防止湿气造成芯片损坏，例如，在半导体芯片200中出现裂缝(例如，爆米花裂缝)。

根据本发明构思的示例性实施例的半导体封装件可包括衬底中的衬底图案和/或天线图案。因此，可增强半导体封装件的性能，并且可实现小而薄的半导体封装件。

虽然已经参照本发明构思的示例性实施例特别地示出和描述了本发明构思，但是对本领域普通技术人员将显而易见，在不脱离所附权利要求限定的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。