半导体结构的制作方法和半导体结构与流程

本申请涉及半导体领域，具体而言，涉及一种半导体结构的制作方法和半导体结构。

背景技术：

现有技术中，闪存(flashmemory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了提高闪存存储器的位密度(bitdensity)，降低位成本(bitcost)，提出了3dnand存储器构架。

进一步降低位成本的方式是在slc(singlelevelcell，单层式储存)基础上开发出mlc(multilevelcell，多层式储存)、tlc(trinarylevelcell，3bitmlc)、qlc(quadlevelcell，4bitmlc)，即实现在单个cell中存储多个bit(位)；以tlc为例，它存在四个电压分布，即e、p0、p1、p2，四个电压分布之间的间隔总和就是esum(edgesummary，电压分布间隔总和)；为了保证可靠性满足使用要求，必须保证四个电压分布保持在较小的范围内，进而保证四个电压分布间隔总和足够大，即保证esum足够大。

目前，亟需一种可以提高器件的esum的方法。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

技术实现要素：

本申请的主要目的在于提供一种半导体结构的制作方法和半导体结构，以解决现有技术中较小的esum会使得器件可靠性较差的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，包括：形成基底结构，所述基底结构包括衬底、堆叠结构、外延层和半导体填充结构，其中，所述堆叠结构位于所述衬底上，所述堆叠结构包括本体结构和位于所述本体结构中的沟道孔，所述本体结构包括交替设置的牺牲层和绝缘介质层，所述外延层分别位于所述沟道孔的底部上，所述半导体填充结构位于所述沟道孔内；采用各向异性刻蚀法刻蚀去除部分所述半导体填充结构，形成用于容纳漏极接触结构的凹槽；在所述凹槽中填充漏极接触材料，形成漏极接触结构。

可选地，所述半导体填充结构包括盖层，采用各向异性刻蚀法刻蚀去除部分所述半导体填充结构，形成用于容纳漏极接触结构的凹槽，包括：采用各向异性刻蚀法刻蚀去除部分所述盖层，在所述沟道孔中形成底面为平面的所述凹槽。

可选地，所述盖层为二氧化硅层，采用各向异性刻蚀法刻蚀去除部分所述盖层，在所述沟道孔中形成底面为平面的所述凹槽，包括：采用包括氢氟酸气体的刻蚀气体刻蚀去除部分所述二氧化硅层，形成所述凹槽。

可选地，采用包括氢氟酸气体的刻蚀气体刻蚀去除部分所述二氧化硅层，形成所述凹槽，包括：控制反应腔的温度在30℃～120℃之间，且向所述反应腔通入氨气和所述氢氟酸气体，以刻蚀所述二氧化硅层；控制所述反应腔的温度在100℃～250℃之间，且向所述反应腔通入氮气。

可选地，形成基底结构，包括：提供所述衬底；在所述衬底上形成预备堆叠结构，所述预备堆叠结构包括交替设置的绝缘介质层和牺牲层；在所述预备堆叠结构内形成露出所述衬底的所述沟道孔；在所述沟道孔中依次形成栅介电层、沟道层以及盖层，所述栅介电层、所述沟道层以及所述盖层形成所述半导体填充结构。

可选地，在所述预备堆叠结构内形成露出所述衬底的所述沟道孔之后，在所述沟道孔中依次形成栅介电层、沟道层以及盖层之前，所述方法还包括：在所述沟道孔中形成外延层，所述外延层穿过最靠近所述衬底的一个所述牺牲层和最靠近衬底的两个所述绝缘介质层。

为了实现上述目的，根据本申请的另一个方面，还提供了一种半导体结构，所述半导体结构包括基底结构、凹槽和漏极接触结构，其中，所述基底结构包括衬底、堆叠结构、外延层和半导体填充结构，其中，所述堆叠结构位于所述衬底上，所述堆叠结构包括本体结构和位于所述本体结构中的沟道孔，所述本体结构包括交替设置的牺牲层和绝缘介质层，所述外延层分别位于所述沟道孔的底部上，所述半导体填充结构位于所述沟道孔内；所述凹槽开设在所述沟道孔内，所述凹槽为采用各向异性刻蚀法刻蚀去除部分所述半导体填充结构形成的；所述漏极接触结构位于所述凹槽中。

可选地，所述凹槽的底面为平面。

可选地，所述半导体填充结构包括依次设置在所述沟道孔内的栅介电层、沟道层以及盖层，所述凹槽为刻蚀去除部分所述盖层形成的。

可选地，所述盖层为二氧化硅层。

本申请提供了一种半导体结构的制作方法，该制作方法形成了包括衬底、交替设置的牺牲层和绝缘介质层、沟道孔、外延层以及半导体填充结构的基底结构，并通过各向异性刻蚀法刻蚀去除部分所述半导体填充结构，形成用于容纳漏极接触结构的凹槽，在所述凹槽中填充漏极接触材料，形成漏极接触结构。通过各向异性刻蚀法形成所述凹槽，使得所述凹槽的底面较为平整，从而减小了所述凹槽与所述漏极接触结构互容产生的寄生电容，从而缓解了因寄生电容的分压造成的电压分布较宽、电压分布间隔总和较小的问题，保证了电压分布间隔总和较大，即esum较大，从而保证了器件的可靠性较好，满足使用要求。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请实施例的半导体结构的制作方法生成的流程示意图；

图2示出了根据本申请实施例的制作过程中的半导体结构的局部示意图；

图3示出了在图2的结构中设置盖层后的结构示意图；

图4示出了刻蚀图3所示的部分盖层后形成的结构示意图；

图5示出了在图4所示的凹槽中填充漏极接触材料形成的结构示意图。

其中，上述附图包括以下附图标记：

100、衬底；101、沟道孔；102、牺牲层；103、绝缘介质层；104、外延层；106、沟道层；107、盖层；108、凹槽；109、漏极接触结构；111、电荷阻挡层；112、电子捕获层；113、隧穿层。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术所介绍的，现有技术中较小的esum会使得器件可靠性较差的问题，为了解决如上，本申请提出了一种半导体结构的制作方法和半导体结构。

根据本申请的一种典型的实施例，如图1至图5所示，提供了一种半导体结构的制作方法，包括如下步骤：

步骤s101：形成基底结构，上述基底结构包括衬底100、堆叠结构、外延层104和半导体填充结构，其中，上述堆叠结构位于上述衬底100上，上述堆叠结构包括本体结构和位于上述本体结构中的沟道孔101，上述本体结构包括交替设置的牺牲层102和绝缘介质层103，上述外延层104分别位于上述沟道孔101的底部上，上述半导体填充结构位于上述沟道孔101内，图2示出的为未设置半导体填充结构的半导体结构的示意图；

步骤s102：采用各向异性刻蚀法刻蚀去除部分上述半导体填充结构，形成用于容纳漏极接触结构的凹槽108；

步骤s103：在上述凹槽108中填充漏极接触材料，形成漏极接触结构109，如图5所示。

上述的半导体结构的制作方法，形成了包括衬底、交替设置的牺牲层和绝缘介质层、沟道孔、外延层以及半导体填充结构的基底结构，并通过各向异性刻蚀法刻蚀去除部分上述半导体填充结构，形成用于容纳漏极接触结构的凹槽，在上述凹槽中填充漏极接触材料，形成漏极接触结构。通过各向异性刻蚀法形成上述凹槽，使得上述凹槽的底面较为平整，从而减小了上述凹槽与上述漏极接触结构互容产生的寄生电容，从而缓解了因寄生电容的分压造成的电压分布较宽、电压分布间隔总和较小的问题，保证了电压分布间隔总和较大，即esum较大，从而保证了器件的可靠性较好，满足使用要求。

根据本申请的一种具体的实施例中，如图3所示，上述半导体填充结构包括盖层107，采用各向异性刻蚀法刻蚀去除部分上述半导体填充结构，形成用于容纳漏极接触结构的凹槽108，包括：采用各向异性刻蚀法刻蚀去除部分上述盖层107，在上述沟道孔101中形成底面为平面的上述凹槽108。通过各向异性刻蚀法刻蚀部分上述盖层，在上述沟道孔中形成底面为平面的上述凹槽，进一步地缓解了现有底面为u型的凹槽产生寄生电容的问题，缓解了因寄生电容的分压影响导致电压分布较大、电压分布间隔总和较小的问题，进而保证了电压分布间隔总和较大。

实际的过程中，本领域技术人员可以根据盖层的具体材料来确定对应的刻蚀气体以及对应的工艺参数，只要能够刻蚀盖层并形成底面为平面的凹槽即可。

根据本申请的另一种具体的实施例中，上述盖层为二氧化硅层，采用各向异性刻蚀法刻蚀去除部分上述盖层，在上述沟道孔中形成底面为平面的上述凹槽，包括：采用包括氢氟酸气体的刻蚀气体刻蚀去除部分上述二氧化硅层，形成上述凹槽。通过上述氢氟酸气体采用各向异性刻蚀法刻蚀上述二氧化硅层，进一步保证了刻蚀形成的上述凹槽底面为平面，进一步地减少了寄生电容的产生，进一步保证了电压分布较窄从而保证电压分布间隔总和较大。同时，上述刻蚀方法的刻蚀残留物均为气体，便于去除。根据本申请的再一种实施例中，采用包括氢氟酸气体的刻蚀气体刻蚀去除部分上述二氧化硅层，形成上述凹槽，包括：控制反应腔的温度在30℃～120℃之间，且向上述反应腔通入氨气和上述氢氟酸气体，以刻蚀上述二氧化硅层；控制上述反应腔的温度在100℃～250℃之间，且向上述反应腔通入氮气。通过控制上述反应腔温度在30℃～120℃之间，并通入上述氨气和上述氢氟酸气体，使得上述氢氟酸气体与上述二氧化硅层反应，形成水蒸气和四氟化硅气体，上述氨气作为催化剂加快上述反应速率，且该反应为可逆反应，上述温度的温度范围保证了上述反应的正向进行，进而保证了上述凹槽的高效快速形成。并且后续通过控制上述应腔的温度在100℃～250℃之间，且通入上述氮气，上述氮气作为导热介质，保证了上述反应后生成的气体能快速挥发，进一步加快了上述反应的正向进行，且上述氮气的加入稀释了上述氢氟酸气体的浓度，避免了上述氢氟酸气体对反应腔的影响。

具体的一种实施例中，为了保证了上述刻蚀速度较快且刻蚀成本较低，控制上述反应腔的温度在105℃，并向上述反应腔通入上述氨气和上述氢氟酸气体。这样在保证刻蚀速度和刻蚀质量的同时，节约了成本。

根据本申请的又一种具体的实施例中，如图3所示，形成基底结构，包括：提供上述衬底100；在上述衬底上形成预备堆叠结构，上述预备堆叠结构包括交替设置的绝缘介质层103和牺牲层102；在上述预备堆叠结构内形成露出上述衬底的上述沟道孔101；在上述沟道孔中形成外延层104，上述外延层104穿过最靠近上述衬底的一个上述牺牲层102和最靠近衬底的两个上述绝缘介质层103；在上述沟道孔中依次形成栅介电层、沟道层106以及盖层107，上述栅介电层、上述沟道层106以及上述盖层形成上述半导体填充结构。上述制作方法在上述沟道孔中依次形成了上述栅介电层、上述沟道层以及上述盖层，为后续各向异性刻蚀法去除部分上述半导体填充结构，形成上述凹槽提供了结构基础，进一步地保证了上述凹槽的有效形成，从而达到消除寄生电容的目的。

需要说明的是，上述形成基底结构的实施方式中的各步骤均可以采用现有技术中的可行的方式实施。上述基底结构中的衬底可以根据器件的实际需求进行选择，可以包括硅衬底、锗衬底、硅锗彻底、soi衬底或者goi衬底，还可以为现有技术中可行的其他衬底。

上述绝缘介质层和上述牺牲层也可以采用现有技术中常规的材料，比如绝缘介质层为二氧化硅层，牺牲层为氮化硅层。具体地，上述刻蚀形成沟道孔的过程可以采用硬掩膜层掩蔽的方式进行刻蚀。

本申请的栅介电层可以为现有技术中任何可行的栅介电层，本领域技术人员可以根据实际情况选择合适的栅介电层。本申请的一种具体的实施例中，如图4所示，上述栅介电层为氧化物-氮化硅-氧化物的堆叠结构。具体地，该栅介电层包括沿远离沟道通孔的方向依次形成的电荷阻挡层111、电子捕获层112和隧穿层113。上述的各个结构层的材料也可以为现有技术中任何可行的材料，例如，沟道层可以为多晶硅层，绝缘介质层可以为二氧化硅，漏极接触结构为多晶硅材料形成的。当然，这些结构层的材料还可以替换为其他的合适的材料，此处就不再赘述了。

上述的这些结构层可由经由分子束外延(mbe)、金属有机化学气相沉积(mocvd)、金属有机气相外延(movpe)、氢化物气相外延(hvpe)和/或其它公知的晶体生长工艺中的一种或多种形成。

还需要说明的是，本申请中的半导体结构可以为存储器，也可以为存储器的一个存储单元。

在本申请的另一种典型的实施例中，提供了一种半导体结构，上述半导体结构采用任一种上述的制作方法形成。

上述半导体结构采用任一种上述的制作方法形成，保证了上述沟道孔内的凹槽为采用各向异性刻蚀法形成，从而保证了上述凹槽的底面较为平整，有效地减小了现有的u型底面与上述漏极接触结构产生的寄生电容，保证了电压的分布较窄，从而保证了电压分布间隔总和较大，保证了上述半导体结构的可靠性较好。

根据本申请的一种实施例中，如图4所示，上述半导体结构包括基底结构、凹槽108和漏极接触结构，其中上述基底结构包括衬底100、堆叠结构、外延层104和半导体填充结构，其中，上述堆叠结构位于上述衬底上，上述堆叠结构包括本体结构和位于上述本体结构中的沟道孔101，上述本体结构包括交替设置的牺牲层102和绝缘介质层103，上述外延层104分别位于上述沟道孔的底部上，上述半导体填充结构位于上述沟道孔内；上述凹槽108开设在上述沟道孔内，上述凹槽108为采用各向异性刻蚀法刻蚀去除部分上述半导体填充结构形成的；上述漏极接触结构，位于上述凹槽108中。

上述半导体结构包括上述基底结构、上述凹槽和上述漏极接触结构，上述凹槽通过各向异性刻蚀法刻蚀去除部分上述半导体填充结构来形成，使得上述凹槽的底面较为平整，进一步地减小了上述凹槽与上述漏极接触结构互容产生的寄生电容的影响，从而保证了上述半导体结构的电压分布较小、电压分布间隔总和较大。

为了进一步地减小寄生电容对半导体器件可靠性的影响，根据本申请的又一种实施例，上述凹槽的底面为平面。上述凹槽的底面为平面，有效地减小了现有的凹槽底面为u型面带来的寄生电容的分压影响。

本申请的另一种实施例中，如图4所示，上述半导体填充结构包括依次设置在上述沟道孔内的栅介电层、沟道层106以及盖层107，上述凹槽108为刻蚀去除部分上述盖层107形成的。上述半导体结构通过在上述沟道孔内依次设置上述栅介电层、上述沟道层以及上述盖层。

需要说明的是，上述形成基底结构的实施方式中的各步骤均可以采用现有技术中的可行的方式实施。上述基底结构中的衬底可以根据器件的实际需求进行选择，可以包括硅衬底、锗衬底、硅锗彻底、soi衬底或者goi衬底，还可以为现有技术中可行的其他衬底。

上述绝缘介质层和上述牺牲层也可以采用现有技术中常规的材料，比如绝缘介质层为二氧化硅层，牺牲层为氮化硅层。具体地，上述刻蚀形成沟道孔的过程可以采用硬掩膜层掩蔽的方式进行刻蚀。

本申请的栅介电层可以为现有技术中任何可行的栅介电层，本领域技术人员可以根据实际情况选择合适的栅介电层。本申请的一种具体的实施例中，如图4所示，上述栅介电层为氧化物-氮化硅-氧化物的堆叠结构。具体地，该栅介电层包括沿远离沟道通孔的方向依次形成的电荷阻挡层111、电子捕获层112和隧穿层113。上述的各个结构层的材料也可以为现有技术中任何可行的材料，例如，沟道层可以为多晶硅层，绝缘介质层可以为二氧化硅，漏极接触结构为多晶硅材料形成的。当然，这些结构层的材料还可以替换为其他的合适的材料，此处就不再赘述了。

上述的这些结构层可由经由分子束外延(mbe)、金属有机化学气相沉积(mocvd)、金属有机气相外延(movpe)、氢化物气相外延(hvpe)和/或其它公知的晶体生长工艺中的一种或多种形成。

还需要说明的是，本申请中的半导体结构可以为存储器，也可以为存储器的一个存储单元。

本申请的再一种实施例中，上述盖层为二氧化硅层。通过各向异性刻蚀法，并通过向反应腔里通入上述氢氟酸气体与氨气的混合气体，上述氢氟酸气体与上述二氧化硅层反应，进一步保证了形成的凹槽的底面为平面。

当然，实际应用中上述盖层并不限于二氧化硅层，还可以为其他材料，上述刻蚀气体也并不限于氢氟酸气体与氨气的混合气体，还可以为其他刻蚀气体，本领域技术人员可以根据盖层的具体材料来确定对应的刻蚀气体以及对应的工艺参数，只要能够刻蚀盖层并形成底面为平面的凹槽即可。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请提供了一种半导体结构的制作方法，上述制作方法形成了包括衬底、交替设置的牺牲层和绝缘介质层、沟道孔、外延层以及半导体填充结构的基底结构，并通过各向异性刻蚀法刻蚀去除部分上述半导体填充结构，形成用于容纳漏极接触结构的凹槽，在上述凹槽中填充漏极接触材料，形成漏极接触结构。通过各向异性刻蚀法形成上述凹槽，使得上述凹槽的底面较为平整，从而减小了上述凹槽与上述漏极接触结构互容产生的寄生电容，从而缓解了因寄生电容的分压造成的电压分布较宽、电压分布间隔总和较小的问题，保证了电压分布间隔总和较大，即esum较大，从而保证了器件的可靠性较好，满足使用要求。

2)本申请提供了一种半导体结构，上述半导体结构采用任一种上述的制作方法形成，保证了上述沟道孔内的凹槽为采用各向异性刻蚀法形成，从而保证了上述凹槽的底面较为平整，有效地减小了现有的u型底面与上述漏极接触结构产生的寄生电容，保证了电压的分布较窄，从而保证了电压分布间隔总和较大，保证了上述半导体结构的可靠性较好。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。