静电放电防护电路的制作方法

专利名称：静电放电防护电路的制作方法
技术领域：
本发明有关于用于互补式金氧半晶片上的一种静电放电防护电路，本发明的静电放电防护电路包含有四个低电压触发硅控整流器，提供四个静电放电的电流路径来直接保护集成电路中的内部电路，以避免各种模式的静电放电现象。
在互补型金属氧化物半导体CMOS集成电路中，随着制程的演进，元件的尺寸已到了次微米阶段。在次微米技术中，为了克服所谓热载子(Hot-Carrier)问题而发展出轻掺杂漏极(Light-Doped Drain)制程与结构；为降低MOS元件Rs，Rd等串联电阻而发展出硅化物Silicide制程。在现今0.8微米(含)以下的先进制程大都使用上述两种重要的技术，以提高集成电路的运算速度及可靠性。
但是，次微米元件因为上述的先进技术以及缩得更小的元件尺寸，使得次微米CMOSIC对静电放电(Electrostatic Discharge，ESD)的防护能力降低很多(请参考C.Duvv-rry and A.Amerasekera′″ESDA pervasive reliability concern for IC technologies，″Proc.of IEEE，vl.81，No.5，pp.690-702，May 1993)但外界的环境中所产生的静电并未减少，故次微米CMOSIC因ESD而损伤的情形更为严重。许多制程发展上，都面临到这个严重的问题。
静电放电的防护电路，一般都设计在输入或输出装置处，以保护内部电路免遭静电破坏。在CMOS制程中，用来做静电放电元件的有二极管，金属氧化物半导体MOS元件，片状氧化层(Field-Oxide)元件，双电极(Bipolar)以及可控硅元件SCR等；其中以可控硅元件的抗静电放电防护能力最高(是已经报导过的，在单位布局面积内有最高的ESD耐压能力。)但是纯可控硅(p-n-p-n结构)在次微米CMOS制程下，其起始导通电压高达30-50伏特，因此无法单独用来保护只有150-180的薄氧化层(在输入级的闸极上)。最近，有人提出低电压触发器可控硅(Low Voltage trigger SCR)的结构来降低SCR元件的导通电压(参见A.Chatterjee and T.Polgreen，″A lowvoltagetriggering SCR for on-chip ESD Protection at output and inputpads，″IEEEElectron Device Letters，Vol.12，No.1，pp.21-22，Jan.1991；以及A.Chatterjeeand T.Polgreen，″A low-voltage triggering SCR for on-chip ESD protection at out put and in put pads，″IEEE 1990 Symposiumon VLSI technology，pp.75-76.)但是，除了降低可控硅SCR的起始导通电压之外，CMOS集成电路又面临一些出人意料的静电损伤(参见C.Duvvury，R.N.Rountree，and O.Adams，″Internalchip ESD phenomena beyond the protection circuit，″IEEEE Trans.Electron Devices，Vol.35，No.12，pp.2133-2139，Dec.1988；H.Terletzki，W.Nikutta，and W.Reczek，″Influence of theseries resistance of on-chip power supply buseson internal device failure after ESD stress，″IEEE Trans.Electron Devices，Vol.40，No.11，pp.2081-2083，Nov.1993；以及C.Johnson，T.J.Maloney，and S.Qawami，″Two unusual HBMESD failure mechanisms ona mature CMOS process，″1993 EOS/ESD Symposium proceedings，EOS-15，PP.225-231)，而这些ESD损伤是发生在有静电放电保护电路的集成电路内部电路中，而不是在静电放电保护电路本身。静电放电对任一支IC脚(pin)具有正或负的电压极性，相对放电的脚可能是VDD或VSS脚，故静电放电有四种模式(1)PS模式当VDD脚浮接，而相对正电压的静电放电ESD在某一输入脚对VSS脚放电；(2)NS模式；当VDD脚浮接，而相对负电压的ESD在某一输入脚对VSS脚放电；(3)PD模式当VSS脚浮接，而相对正电压的ESD在某一输入脚对VDD脚放电；(4)ND模式当VSS脚浮接，而相对负电压的ESD在某一输入脚对VDD脚放电；所以，一个全方位防护ESD破坏的保护电路要能够提供上述四种静电放电的有效防护，才能避免集成电路在有静电放电防护电路保护下的意外损伤。
本发明的目的在于提出一个全方位保护次微米集成电路免于静电放电的防护电路。在本发明中，利用低电压触发的硅控元件来做静电放电的防护元件。在本发明中，共有四个低电压触发硅控整流器来一对一地提供上述四种静电放电模式的防护，能够有效地提高次微米集成电路的静电防护能力，而且其所占用的布局面积(相对于其ESD耐压能力)比传统静电放电防护电路小。因此本发明的静电放电防护电路非常适用于高密度、高脚数的超大型/极大型CMOS集成电路中。
本发明的静电放电防护电路能有效克服传统静电放电防护电路中的非直接静电放电路径所引起的内部电路损伤问题。本发明采用具有最高静电放电防护能力的硅控整流器元件当做静电放电元件来保护集成电路，提供次微米互补式金氧半技术的全方位静电放电防护措施，而且只占用较小的布局面积。
本发明的静电放电防护电路包括两个PMOS触发横向硅控整流器元件PTLSCR(PMOS-Trigger Lateral SCR，)，以及两个NMOS触发横向硅控整流器元件NTLSCR(NMOS-Trigger Lateral SCR，)。这些PTLSCR与NTLSCR元件被适当连接来一对一地防护四种模式的静电放电对输入级与内部电路的破坏，并可以有效地防范集成电路中异常的静电放电损伤。
这两个PTLSCR元件(称为PTLSCR1与PTLSCR2)被连接于VDD与输入装置之间来防范PD模式与ND模式的静电放电；这两个NTLSCR元件(称为NTLSCR1与NTLSCR2)被连接于输入装置与VSS之间来防范PS模式与NS模式的静电放电。
PTLSCR1与PTLSCR2元件分别地在横向硅控整流器中加入短通道薄氧化层PMOS元件而组成。NTLSCR1与NTLSCR2元件分别地在横向硅控整流器中加入短通道薄氧化层NMOS元件而组成。这些短通道薄氧化层的PMOS与NMOS元件是被安排用来触发横向硅控整流器(当静电放电发生时)。因此，PTLSCR与NTLSCR元件的触发电压可被降低到低于次微米互补式金氧半集成电路输入级中短通道薄氧化层PMOS元件与NMOS元件闸极薄氧化层(gate-oxide)的击穿电压。
本发明的互补式金氧半晶片上用四个低电压触发硅控整流器做成的静电放电防护电路，可以被实现在任何互补式金氧半(CMOS)或双载子互补式金氧半(BICMOS)技术中，包括N型井区/P型基底，P型井区/N型基底，或双型井区的制程。本发明的静电放电防护电路在制程上可完全相容于CMOS与BiCMOS制造技术。并且可以有效地提高次生米互补式金氧半集成电路的静电放电防护能力，而且不需要传统静电放电防护电路中所加入的第二级防护元件。
本发明提供四个不同的静电放电路径来防护四种模式的静电放电。本发明利用静电放电防护能力最高的硅控整流器来当静电放电旁通用元件，故本发明能在比传统静电放电防护电路更小的布局面积内提供更强的静电放电防护能力。
结合附图及实施例对本发明的电路特点说明如下附图简单说明

图1为本发明制作于N型井区/P型基底CMOS技术的电路连接示意图，其中包括NTLSCR1、NTLSCR2、PTLSCR1及PTLSCR2元件；图2为图1的PTLSCR1与PTLSCR2元件制作于N型井区/P型基底CMOS技术的剖面图；图3为将图2的PTLSCR1与PTLSCR2元件合并在一起的剖面图；图4为图1的NTLSCR1与NTLSCR2元件制作于N型井区/P型基底CMOS技术的剖面图；图5为将图4的NTLSCR1与NTLSCR2元件合并在一起的剖面图；图6为图3中的PTLSCR1与PTLSCR2元件布局上视图，其中A-A’切线即对应图3所示的剖面图；图7为图5中的NTLSCR1与NTLSCR2元件布局的俯视图，其中B-B’切线即对应图5所示的剖面图；图8为显示本发明制作于P型井区/N型基底CMOS技术的电路连接示意图，其中包括PTLSCR1’，PTLSCR2’，NTLSCR1’以及NTLSCR2’元件；图9为图8中的PTLSCR1’与PTLSCR2’元件制作于P型井区/N型基底CMOS技术剖面图；图10为将图9的PTLSCR1’与PTLSCR2’元件合并在一起的剖面图；图11为图8的NTLSCR1’与NTLSCR2’元件制作于P型井区/N型基底CMOS技术的剖面图；图12为将图11的NTLSCR1’与NTLSCR2’元件合并在一起的剖面图。
图1即为应用此发明的电路示意图。在此图中显示了用四个低电压触发硅控整流器元件做静电放电的防护电路500。此电路500与CMOS集成电路做在同一晶片上以保护该晶片的输入级210。此静电放电防护电路500连接于输入级205与输入级210之间。本发明包括有两个PMOS触发横向硅控整流器PTLSCR1与PTLSCR2元件，以及两个NMOS触发横向硅控整流器NTLSCR1与NTLSCR2元件。此PTLSCR1与PTLSCR2元件连接于VDD与输入级205的端点420之间；此NTLSCR1与NTLSCR2元件连接于输入级205的端点420与VSS之间。
一电阻211串联于输入级205的端点420与输入级210的端点355之间。输入信号自输入级205经此电阻211传到输入级210。此电阻采用多晶硅(Polysilicon)结构。在静电放电防护电路500开始导通之前，此电阻亦具有延迟作用来延绥静电放电的电压传递到输入级210去。
此四个低电压触发硅控整流器元件PTLSCR1’PTLSCR2’NTLSCR1及NTLSCR2被设计用来旁通正的与负的静电放电电压或突发脉冲到VDD及VSS上去。
如图1所示，PTLSCR1元件被安排来防护PD模式的静电放电，PTLSCR2元件被安排来防护ND模式的静电放电；NTLSCR1元件被安排来防护PS模式的静电放电，NTLSCR2元件被安排来防护NS模式的静电放电。因此在一输入脚的静电放电的四种模式被这四个低电压触发硅控整流器元件一对一地防护着，本发明提供了有效且直接的静电放电的放电路径来快速旁通静电放电电流。因此本发明的静电放电防护电路500能提供CMOS集成电路的输入脚一个全方位的防护措施，以避免异常的静电放电损伤CMOS集成电路的内部电路。B.制作于N型井区/P型基底CMOS技术的元件结构1. PTLSCR1元件如图1所示，PTLSCR1元件连接于输入级205与VDD电源线之间，其阳极510连接到输入级205，其阴极连接到VDD520去。此PTLSCR1元件由两个双载子接面三极管(BJT)Q1a与Q1b组成一横向硅控整流器，而PMOS元件Pa则用来降低此横向硅控整流器的触发电压。
Q1a是一NPN双载子晶体管，其射极552连接到输入级205的端点420；其基极554连接到一电阻Rw1a，而Rw1a电阻的另一端则连接到输入级205；其集电极556经由一电阻Rsub1接地。
Q1b是一PNP双载子晶体管，其射极558经由一电阻Rw1b连接到VDD；其基极560连接到Q1a的集电极556，其集电极562则连接到Q1a的基极554。
Pa元件是一短通道薄氧化层PMOS元件，其漏极564连接到Q1b的基极560；其源极566连接到Q1a的射极552；其栅极568则连接到VDD；其基体(bulk)570则连接到Q1a的基极554。
2. PTLSCR1的元件构造如图2所示为PTLSCR1与PTLSCR2元件的结构剖面图600，此结构是实现于N型井区/P型基底CMOS技术中。本节描述有关于PTLSCR1元件在图1中的电路示意图与图2中的元件剖面图。
PTLSCR1元件由一横向硅控整流器(由Q1a与Q1b组成)加入一短通道薄氧化层PMOS元件Pa而成。
Q1a是一寄生垂直P-N-P双载子接面晶体管。Q1a由一P型浓布植区552组成其射极552，一N型井区554作为其基极554，P型基底556作为其集电极556。
Q1b为一寄生横向N-P-N双载子接面晶体管。Q1b由一N型浓布植区610在一N型井区558组成其射极558，P型基底556作为基极560，另一N型井区554作为其集电极562。
薄氧化层PMOS元件Pa由P型浓布植区552在N型井区554中当其源极566，另一P型浓布植区564横跨做在N型井区554与P型基底556的接面上当其漏极564，N型井区554当其基体570。Pa的栅极568连接到VDD，所以此PMOS元件Pa在CMOS集成电路正常工作情形时是保持在关闭(off)的状态。
PTLSCR1元件的导通电压已非原横向硅控整流器的触发电压(约在30-50V)，而变成PMOS元件Pa的导通电压。此电压为VDD＋|Vthp|，其中Vthp是PMOS元件Pa的临界电压。因此，在PD模式的静电放电时，PTLSCR1内的横向硅控整流器会被PMOS元件Pa所触发，当此PD模式的静电放电电压超过VDD＋|Vthp|时。当PTLSCR1元件被导通时，其保持电压(Holding Voltage)与原横向硅控整流器的保持电压相同(约1伏特)，其导通电阻很低(约2-5欧姆)，故可以很有效地旁通静电放电电流。
Rw1a与Rw1b是寄生于N型井区554与558中的寄生电阻，Rsub1是P型基底556的寄生电阻，这些电阻亦描述在图1与图2中。
3. PTLSCR2元件如图1所示，PTLSCR2元件连接于VDD与输入级205之间，其阳极515连接到VDD，其阴极525连接到输入级205。PTLSCR2元件由两个双载子接面晶体管Q2a与Q2b以及一短通道薄氧化层PMOS元件Pb所组成。Q2a与Q2b组成一横向硅控整流器，而PMOS元件Pb则用来降低此横向硅控整流器的触发电压。
Q2a是一PNP双载子接面晶体管，其射极572连接到VDD；其基极574连接到一电阻Rw2a，此电阻Rw2a的另一端则接到VDD；其集电极576则经由一电阻Rsub2接地。
Q2b是一NPN双载子接面晶体管，其射极578经由一电阻Rw2b连接到输入级205的端点420；其基极580连接到Q2a的集电极576；其集电极582则连接到Q2a的基极574。
Rb是一短通道薄氧化层PMOS元件，其漏极584连接到Q2b的基极580；其源极586连接到Q2a的射极572；其栅极588连接到VDD；其基体(bulk)590连接到Q2a的基极574。
4. PTLSCR2的元件构造本节部份描述有关PTLSCR2在图1与图2中的电路示意图与元件剖面图。如图2所示，PTLSCR2元件是由一横向硅控整流器(由Q2a与Q2b组成)并入一短通道薄氧化层PMOS元件Pb所组成。此Pb元件并入横向硅控整流器的目的在于利用Pb元件的漏极在快反向击穿(snapback breakdown)情形下来触发横向硅控整流器导通。
Q2a是一寄生垂直P-N-P双载子接面晶体管，由一P型浓布植区572当作其射极572；一N型井区574当作其基极574；P型基底556当作其集电极576。
Q2b是一寄生横向N-P-N双载子接面晶体管，由一N型浓布植区615在一N型井区578中当作其射极578；P型基底556当作其基极580、另一N型井区574当作其集电极582。
PMOS元件Pb是由一P型浓布植区572在一N型井区574之中当作其源极586；另一P型浓布植区584横跨做在N型井区574与P型基底556的接面上当作其漏极584；N型井区574当作其基体590。Pb元件的栅极588连接到VDD，因此此Pb元件在CMOS集成电路正常工情形下是保持在关闭的状态。
PTLSCR2元件的导通电压已非原横向硅控整流器的触发电压(约-30～-50伏特)，而变成PMOS元件Pb的快反向击穿(snapback breakdown)电压，此电压在0.8微米CMOS技术中大约在-13～-15伏特。因此，当ND模式的静电放电发生时，PTLSCR2内的横向硅控整流器在-13～-15伏特的电压时便会被导通来旁通静电放电的电流以保护内部电路。当PTLSCR2元件导通之后，其保持电压与原横向硅控整流器相同(约1伏特)，其导通电阻很低(约2-5欧姆)能有效地旁通静电放电电流。
Pw2a与Rw2b是寄生于N型井区574与578的寄生电阻，Rsub2是P型基底556的寄生电阻。这些电阻亦被描述于图1与图2中。
在图2中，有两个分离的N型井区554与578同时连接到输入级205，其中N型井区554是用于PTLSCR1元件中，而另一N型井区578是用于PTLSCR2元件之中。这两个N型井区可以合并在一起以节省布局面积，合并后的元件结构如图3所示。图3显示的元件剖面图700为PTLSCR1与PTLSCR2元件合并在一起的示意图。5. NTLSCR1元件如图1所示，NTLSCR1元件连接于输入级205与VSS之间，其阳极530连到到输入级205，其阴极连接到VSS。NTLSCR1元件由两个双载子接面晶体管Q3a与Q3b，以及一短通道薄氧化层NMOS元件Na所组成。Q3a与Q3b组成一横向硅控整流器，而NMOS元件Na用来降低此横向硅控整流器的触发电压。
如图1所示，Q3a是一PNP双载子接面晶体管，其射极722连接到输入级205的端点420；其基极724连接到电阻Rw3a，此电阻的另一端连接到输入级205的端点420；其集电极726经由一电阻Rsub3连接到VSS。
Q3b是一NPN双载子接面晶体管，其射极728经由一电阻Rw3b连接到VSS；其基极730连接到Q3a的集电极726；其集电极732连接到Q3a的基极724。
Na是一短通道薄氧化层NMOS元件，其漏极734连接到Q3a的基极724；其源极736连接到Q3b的射极728；其栅极738则连接到VSS；其基体(bulk)740则连接到Q3b的基极730。
6. NTLSCR1的元件构造图4显示一半导体结构剖面图800，是NTLSCR1与NTLSCR2元件的剖面图，实现于N型井区/P型基底CMOS技术制程中。本节下述有关于NTLSCR1元件。
如图4所示，NTLSCR1元件是由一横向硅控整流器(由Q3a与Q3b所组成)并入一短通道薄氧化层NMOS元件Na所组成。此Na元件并入一横向硅控整流器的目的，在于利用Na元件在快反向击穿时，触发此横向硅控整流器，以旁通静电放电的电流。
Q3a为一寄生垂直P-N-P双载子接面晶体管。Q3b由一N型浓布植区736做在一N型井区728中，当其射极728；P型基底726当其基极730；另一N型井区724当其集电极732。
薄氧化层NMOS元件Na由一N型浓布植区736做在一N型井区728内当其源极736；另一N型浓布区734横跨做在N型井区724与P型基底726的接面上，当其漏极734；P型基底726当基体740。此Na元件做在两个相临的N型井区724与728之间。Na元件的栅极738连接到VSS，因此Na元件在CMO 集成电路正常工作情形下是被关闭的。
NTLSCR1元件的导通电压不再是横向硅控整流器的原触发电压(约30-50伏特)，而是等效于Na元件漏极的快反回击穿电压(约13-15伏特)。因此在PS模式静电放电发生时，NTLSCR1元件能在较低的电压即被导通来旁通静电放电电流，以保护CMOS集成电路的内部电路。
当NTLSCR1元件被导通之后，其保持电压仍与原横向硅控整流器的保持电压相同(约1伏特)。NTLSCR1的导通电阻与原横向硅控整流器一样地低(约2-5欧姆)，所以NTLSCR1元件能够有效且快速地旁通静电放电电流。
Rw3a与Rw3b为寄生于N型井区724与728的寄生电阻。Rsub3寄生于P型基底726的寄生电阻。这些寄生电阻也显示于NTLSCR1元件图1与图4所示。
7. NTLSCR2元件如图1所示，NTLSCR2元件连接于输入级205与VSS之间，其阳极535连接到VSS，其阴极连接到输入级205。NTLSCR2元件由两个双载子接面晶体管Q4a与Q4b，以及一短通道薄氧化层NMOS元件Nb所组成。Q4a与Q4b组成一横向硅控整流器，而NMOS元件Nb用来降低此横向硅控整流器的触发电压。
Q4a是一PNP双载子接面晶体管，其射极752连接到VSS；其基极754连接到一电阻Rw4a，此电阻的另一端连接到VSS；其集电极756经由一电阻Rsub4连接到VSS。
Q4b是一NPN双载子接面晶体管，其射极758经由一电阻Rw4b连接到输入级205的端点420；其基极760连接到Q4a的集电极756，其集电极762连接到Q4a的基极754。
Nb是一短通道薄氧化层NMOS元件，其漏极764连接到Q4a的基极754；其源极766连接到Q4b的射极758；其栅极768连接到VSS。Na元件的基体770连接到Q4b的基极760。
8. NTLSCR2的元件构造本节下述为有关NTLSCR2元件构造，请参见图1的电路示意图与图4的剖面图。
如图4所示，NTLSCR2元件是由一横向硅控整流器(由Q4a与Q4b所组成)并入一短通道薄氧化层Nb元件所组成。此Nb元件并入一横向硅控整流器的目的，在于降低此横向硅控整流器的导通电压。
如图4所示，Q4a为一寄生垂直P-N-P双载子接面晶体管。Q4a由一P型浓布植区752在一N型井区754内当作其射极752，此N型井区754当作其基极754，P型基底726当作其集电极756。
Q4b为一寄生横向N-P-N双载子接面晶体管。Q4b由一N型浓布植区766在一N型井区758内当作其射极758，P型基底726当作其基极760，另一N型井区754当作其集电极762。
薄氧化层NMOS元件Nb由一N型浓布植区766当作其源极766；另一N型浓布植区764横跨做在N型井区754与P型基底726接面上，当作其漏极；P型基底726当其基体770。此Nb元件做在两个相临的N型井区754与758之间。Nb元件的栅极768连接到VSS，因此Nb元件在CMOS集成电路正常工作情形下是被关闭的。
NTLSCR2元件的导通电压不再是横向硅控整流器的原触发电压(30-50伏特)，而是Nb元件的正常导通电压。此正常导通电压约为VSS-Vthn，此Vthn为薄氧化层NMOS元件Nb的临界电压。因此，NTLSCR2元件会因Nb元件导通而被触发进入其导通状态来旁路静电放电电流。
当NTLSCR2元件被导通之后，其维持电压仍与原横向硅控整流器的维持电压相同(约1伏特)。NTLSCR2的导通电阻与原横向硅控整流器一样低(约2-5欧姆)，所以NTLSCR2元件能够有效且快速地旁路静电放电电流。
Rw4a与Rw4b为寄生于N型井区754与758的寄生电阻。Rsub4为寄生于P型基底726的寄生电阻。这些寄生电阻也显示于NTLSCR2元件在图1与图4之中。
在图4中，有两个分离的N型井区724与758同时连接到输入级205。N型井区724用于NTLSCR1元件，而另一N型井区758用于NTLSCR2元件。这两个N型井区可以合并在一起以节省布局面积，合并后的元件结构如图5所示。图5显示的元件剖面图900为NTLSCR1与NTLSCR2元件合并在一起以进一步节省布局面积。
PTLSCR2元件(NTLSCR1元件)的导通电压等效于短通道薄氧化层PMOS(NMOS)元件Pb(Na)的快反向击穿电压。而PMOS(NMOS)元件的电压在0.8微米CMOS技术中约为-13～-15伏特(+13～+15伏特)。因此，PTLSCR2与NTLSCR1元件的导通电压能够被降低，而非原来横向硅控整流器的30-50伏特高的触发电压。
另一方面，PTLSCR1元件(NTLSCR2元件)的导通电压皆等效于短通道薄氧化层PMOS(NMOS)元件Pa(Nb)的正常导通电压。此PMOS(NMOS)元件Pa(Nb)的正常通电压在0.8微米CMOS技术中为VDD＋|Vthp|(VSS-Vthn)伏特，其中Vthp(Vthn)为Pa(Nb)的临界电压。因此PTLSCR1与NTLSCR2元件的导通电压被降低许多，而非原横向硅控整流器的高触发电压(约30-50伏特)。
短通道薄氧化层PMOS元件Pb与NMOS元件Na的快反向击穿(snapback breakdown)电压是依CMOS制程技术而变。一般而言，此电压是会低于CMOS元件闸氧化层的击穿电压。因此，本发明用四个低电压触发硅控整流器做静电放电防护电路，能够有效地保护CMOS集成电路的输入级及其内部电路，以免于异常的静电放电损伤。本发明能有效地保护输入级而不需要加入传统静电放电防护电路中常见的第二级防护元件。
9.布局实例图6与图7为利用本发明在0.6微米双型井区/P型基底CMOS技术中的布局实例。在图6的布局910与图7的布局920中，也各显示了内圈防护环930与外圈防护环935，这些内外圈防护环是要防止VDD到VSS锁住(latchup)效应的发生。
图6显示的是PTLSCR1与PTLSCR2元件的布局俯视图，其中A-A’切线是相对于图3的剖面图。图7显示的是NTLSCR1与NTLSCR2元件的布局俯视图，其中B-B’切线是相对于图5的剖面图。
本发明的布局方式非仅限于图6与图7的实例，其他的布局方式亦可用来实现本发明。C.制作于P型井区/N型基底CMOS技术的元件结构本发明亦可实现于P型井区/N型基底CMOS制程技术之中，其等效电路示意图如图8所示。图8显示本发明包括了PTLSCR1’、PTLSCR2’、NTLSCR1’及NTLSCR2’元件，其动作原理与元件组成类似图1所述，只介制程技术由N型井区/P型基底改为P型井区/N型基底的CMOS技术而已，其动作原理相类似，在此不再重覆细述。
PTLSCR1’与PTLSCR2’元件的剖面图显示于图9中，其工作原理类似图2中的PTLSCR1与PTLSCR2元件，在此不再重覆细述。由图9中的PTLSCR1’与PTLSCR2’元件可以再进一步合并以节省布局面积，合并之后的剖面图显示于图10之中。
NTLSCR1’与LNTLCR2’元件的剖面图显示于图11中。其工作原理类似图4中的NTLSCR1与N’TLSCR2元件，在此不再重覆细述。图11中的NTLSCR1’与NTLSCR2’元件可以再进一步合并以节省布局面积，合并之后的剖面图显示于图12之中。
在图8中，PTLSCR1’元件是用来防护PD模式的静电放电，PTLSCR2’元件用来防护ND模式的静电放电，NTLSCR1’元件用来防护PS模式的静电放电，NTLSCR2’元件用来防护NS模式的静电放电；因此，CMOS集成电路可被本发明的静电放电防护电路全方位地保护。D.电路工作原理本节下述的内容以图1所示的电路来解说，图1是本发明实现于N型井区/P型基底CMOS技术的电路示意图。图8的电路工作原理亦类似于图1，将不再重覆细述，图8是本发明实现于P型井区/N型基底CMOS技术中的电路示意图。1.在CMOS集成电路正常工作情形下在CMOS电路正常工作情形下，VDD提供5伏特偏压，VSS为接地端0伏特。图1中的PMOS元件Pa与Pb的栅极568与588是连接到VDD，这两个元件是被关闭的。因Pa与Pb元件是关闭的，所以在正常工作情形下，PTLSCR1与PTLSCR2元件也是在关闭(off)的状态。另外，Na与Nb元件的栅极738与768接到VSS，这两个元件是被关闭的。因Na与Nb元件是关闭的，所以在正常工作情形下，NTLSCR1与NTLSCR2元件也处在关闭的状态。因此本发明中用四个低电压触发硅控整流器做静电放电防护电路内的四个低电压触发硅控整流器元件，在CMOS集成电路正常工作情形下，是处于关闭状态，故不会影响正常的电路讯号操作。
本发明电路中，亦包含对输入信号的电压准位有一电压准位箝制作用。在图1中，Q2b与Q4b的基极到射极的接面即是一个二极管，此二极管的阳极接到VSS，其阴极接到输入级205。因此，输入信号的低电压准位会被箝制在约VSS-0.6伏特。
在PTLSCR1元件内的PMOS元件Pa会箝制输入信号的高电压准位。当输入信号的电压准位超过VDD＋|Vthp|时，Pa元件便会导通来箝制此高电压。Vthp是PMOS元件Pa的临界电压。因此，在一般5伏特的CMOS集成电路中，本发明的静电放电防护电路会箝制输入信号的电压准位约于6到0.6伏特之间。2.静电放电情形在输入级205发生的静电放电有四种模式，分别为正或负的静电电压对VDD与VSS放电，共分为PD、ND、PS及NS模式。在本发明中，这四个静电入电模式都被一对一地防护着PD模式-PTLSCR1(PTLSCR1’)ND模式-PTLSCR2(PTLSCR2’)PS模式-NTLSCR1(NTLSCR1’)NS模式-NTLSCR2(NTLSCR2’)
其中，PTLSCR1、PTLSCR2、NTLSCR1及NTLSCR2如图1是本发明实现在N型井区/P型基底CMOS制程技术中；而PTLSCR1’、PTLSCR2’、NTLSCR1’及NTLSCR2’和图8所显示是本发明实现在P型井区/N型基底CMOS制程技术中。
本节将以图1来说明本发明的电路动作原理。图8的电路动作原理与图1所示的相类似，因此不再重覆细述。
2. a.PS模式由NTLSCR1来防护如图1所示，当PS模式静电放电发生时，此正的静电电压会被传导到NTLSCR1的阳极530，然后经由正向导通的P型浓布植区722与N型井区724的接面传到NMOS元件Na的漏极734，此Na元件首先因此正的静电电压在其漏极734而发生快反向击穿，此Na元件的快反向击穿会初步箝制输入级205上的正电压准位在13-15伏特左右。
当Na元件的漏极734发生快反向击穿，静电放电电流被Na元件自N型井区724(Q3a的基极724)，经由Na元件的漏极734，传导到P型基底726(Q3b的基极730)。然后此静电电流流入另一相邻的N型井区728内的N型浓布植区736，再经VSS脚流出集成电路之外。
此静电放电电流被传导从N型井区724的P型基底726，会引发NTLSCR1元件内的横向硅控整流器的正回授锁住效应，因而使NTLSCR1进入导通状态。一旦NTLSCR1导通了，自输入垫205到VSS会有一电阻极低的导通路径，静电放电电流便可经由此路径快速地旁路掉。而且输入级205上的电压会被NTLSCR1元件的维持电压所箝制住，约在1伏特左右。因此，连接到输入级205的输入级210能够被有效且快速地保护。
由于，硅控整流器具有良好的电能(power)传导特性，NTLSCR1元件能够在较小的布局面积下承受高的静电放电电流。
2. b.NS模式由NTLSCR2来防护当NS模式的静电放电发生时，此负的静电电压先被传导到NTLSCR2元件的阴极545，然后再传到NMOS元件Nb的源极766。在此情形下，Nb元件会先正向导通因其Vgs电压大于其Vthn临界电压。此导通的Nb元件会初步箝制在输入级205上的负的静电电压。
导通的Nb元件会传导静电放电电流自N型井区754到P型基底726，因而触发NTLSCR2元件内横向硅控整流器的下回授锁住效应。NTLSCR2元件会被导通并在VSS到输入级205之间形成一电阻极低的导通路径来旁路静电放电电流。因此，静电放电电流主要经由NTLSCR2元件旁路到VSS去，在输入级205上的负电压会被NTLSCR2元件箝制在其维持电压的准位，约在-1伏特左右。
2.c.P模式由PTLSCR1来防护当PD模式的静电放电发生时，此正的静电电压先被传导到PTLSCR1元件的阳极510，此时VDD脚是相对地接地而VSS脚是浮接的。此正的静电电压亦传导到PMOS元件Pa的源极566与基体570去。Pa元件的漏极564与栅极568在此时是相对地接地，因此Pa元件会先正向导通，因其Vgs电压小于其临界电压Vthp，(Vthp是一负电压)。导通的Pa元件会初步箝制输入级205上的正的静电电压。
此导通的Pa元件亦会触发PTLSCR1内的硅控整流器导通来旁路静电放电电流。当PTLSCR1元件导通之后，自输入级205到VDD会有一电阻极低的导通路径形成。因此，大部份的静电放电电流由此路径旁路到VDD脚再流出集成电路之外。
输入级205上正的静电电压会被PTLSCR1元件箝制在其维持电压，约1伏特左右，因此连接到此输入级205的输入级210可被有效且快速地防护着。
2.d.ND模式由PTLSCR2来防护当ND模式的静电放电发生时，此负的静电电压先被传导到PTLSCR2元件的阴极525，而此时VDD是相对地接地而VSS是浮接的。此负的静电电压会经由正向导通的N型井区578与P型基底556的接面，传到PMOS元件Pb的漏极584。
在PTLSCR2元件内的Pb元件会先因负的静电电压在其漏极而发生快反向击穿，此快反向击穿的Pb元件能够初步箝制输入级205上的负的静电压在其电压准位左右，此快反向击穿电压约在-13～-15伏特。
静电放电电流会经由的Pb元件自N型井区574传导到P型基底556，因而触发PTLSCR2元件内的横向硅控整流器导通。当PTLSCR2元件导通后，会自VDD到输入级205产生一电阻极低的导通路径，而大部份的静电放电电流便由此路径旁路到VDD脚，再流出集成电路之外。输入级205上负的静电电压会被PTLSCR2元件箝制在其维持电压约-1伏特左右。因此，连接到输入级205的输入级210可以被有效且快速地保护着。
本发明具有如下效果综合前述所言，本发明利用四个低电压触发硅控整流器来做静电放电防护电路，静电放电在输入脚的四种放电模式，都被四个低电压触发硅控整流器一对一地防护着。因硅控整流器有良好电能传导特性，故本发明能够在较小的布局面积内(比起其他传统的静电放电防护电路)提供全方位且高耐压能力的静电放电防护。
举例来说，本发明的电路可在88×177微米平方的布局面积下提供高达5000伏特左右的人体放电模式(Human-Body Mode)的静电放电防护能力，而且此面积还包括防止VDD到VSS锁住效应的内外圈防护环在内。
另外，本发明除了提供静电放电防护措施之外，当CMOS集成电路在正常工作情况下，亦提供输入讯号电压准位箝制作用，此箝制作用可以过滤外界过低或过高电压对集成电路的骚扰，其杂讯免疫力会较好。
在本发明中，横向硅控整流器是利用并入其中的短通道薄氧化层PMOS元件或NMOS元件来触发而导通。而不是靠电容耦合作用来触发导通，故本发明是利用元件直流特性来导通静电放电防护电路，而非利用暂态的电容耦合效应。因此，本发明能够很容易且精准地用于各种不同的次微米制程技术中，这使得本发明更具广泛应用的价值。
在5伏特的CMOS集成电路中，本发明的电路亦可免于VDD到VSS锁住效应的发生。本发明能在较小的布局面积下提供较高的静电放电防护能力，因此本发明非常适合各种先进的次微米互补式金氧半集成电路在高密度及高速度方面的应用。另外，本发明可实现于任一互补式金氧半(CMOS)或双载子互补式金氧半(BiCMOS)的制程技术中，包括N型井区/P型基底，P型井区/N型基底，或双型井区的制程。
以上所揭露的为本发明的设计构思及实施例，其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，作少许更动，仍应属本发明保护范围。
权利要求
1.一种互补式金氧半静电放电防护电路，其特征在于，包括一个第一低电压触发硅控整流器，连接于VDD与输出/输入级之间，用来防PD模式的静电放电；一个第二低电压触发硅控整流器，连接于VDD与输出/输入级之间，用来防护ND模式的静电放电；一个第三低电压触发硅控整流器，连接于输出/输入级与VSS之间，用来防护PS模式的静电放电；一个第四低电压触发硅控整流器，连接于输出/输入级与VSS之间，用来防护NS模式的静电放电。
2.根据权利要求1所述的静电放电防护电路，其特征在于，其为一N型井区/P型基底结构。
3.根据权利要求1所述的静电放电防护电路，其特征在于，其为一P型井区/N型基底结构。
4.根据权利要求1所述的静电放电防护电路，其特征在于，所述第一低电压触发硅控整流器包括一个横向硅控整流器，其阴极连接到VDD，其阴极连接到电路的输出/输入级；以及一个PMOS元件，在其正向导通时，触发所述横向硅控整流器导通。
5.根据权利要求1所述的静电放电防护电路，其特征在于，所述第二低电压触发硅控整流器包括有一个横向硅控整流器，其阳极连接到VDD，其阴极连接到电路的输出/输入级；以及一个PMOS元件，在快反向击穿时，触发所述横向硅控整流器导通。
6.根据权利要求1所述的静电放电防护电路，其特征在于，所述第三低电压触发硅控整流器包含一个横向硅控整流器，其阳极连接到电路的输出/输入级，其阴极连接到VSS；以及一个NMOS元件，在其快反向击穿时，触发所述横向硅控整流器导通。
7.根据权利要求1所述的静电放电防护电路，其特征在于，所述第四低电压触发硅控整流器包括一个横向硅控整流器，其阳极连接到VSS，其阴极连接到电路的输出/输入级；以及一个NMOS元件，在其正向导通时，触发所述横向硅控整流器导通。
8.一种静电放电防护电路，包括一个第一横向硅控整流器，其阴极连接到第一参考电压源，其阳极连接到电路的输入级，此第一横向硅控整流器内包含一个第一PMOS元件，此第一PMOS元件正向导通时，触发所述第一横向硅控整流器导通；一个第二横向硅控整流器，其阳极连接到第一参考电压源，其阴极连接到电路的输入级，此第二横向硅控整流器内包括一个第二PMOS元件，此第二PMOS元件其快反向击穿时，触发所述第二横向硅控整流器导通；一个第三横向硅控整流器，其阳极连接到输入级，其阴极连接到第二参考电压源，此第三横向硅控整流器内包括一个第一NMOS元件，此第一NMOS元件当其快反向击穿时，触发所述第三横向硅控整流器导通；以及一个第四横向硅控整流器，其阴极连接到输入端，其阳极连接到第二参考电压源，此第四横向硅控整流器内包括一个第二NMOS元件，此第二NMOS元件正向导通时，触发所述第四横向硅控整流器导通。
9.一种用来提供互补式金氧半集成电路输入级的静电放电防护半导体元件，包含有一个第一低电压触发横向硅控整流器，其做在一半导体基底上，其阴极连接到第一参考电压源，其阳极连接到集成电路的输入端，此第一低电压触发横向硅控整流器内包括一个第一PMOS元件，此第一PMOS元件正向导通时，触发所述第一低电压触发横向硅控整流器。
10.根据权利要求9所述的静电放电防护半导体元件，其特征在于，包括一个第二低电压触发横向硅控整流器与所述第一低电压触发横向硅控整流器做在一起，其阳极连接到第一参考电压源，其阴极连接到电路的输入级，此第二低电压触发横向硅控整流器内包含一个第二PMOS元件，第二PMOS元件快反向击穿时，触发所述第二低电压触发横向硅控整流器。
11.根据权利要求10所述的静电放电防护半导体元件，其特征在于，包括一个第三低电压触发横向硅控整流器与所述第一、第二低电压触发横向硅控整流器做在一起，其阳极连接到电路的输入级，其阴极连接到第二参考电压源级，此第三低电压触发横向硅控整流器内包括一个第一NMOS元件，此第一NMOS元件速反向击穿时，触发所述第三低电压触发横向硅控整流器。
12.根据权利要求11所述的静电放电防护半导体元件，其特征在于，包含一个第四低电压触发横向硅控整流器与所述第一、第二及第三低电压触发横向硅控整流器做在一起，其阳极连接到第二参考电压源，其阴极连接到电路的输入级，此第四低电压触发横向硅控整流器内包括一个第二NMOS元件，此第二NMOS元件正向导通时，触发所述第四低电压触发横向硅控整流器导通。
13.根据权利要求12所述的静电放电防护半导体元件，其特征在于，所述第一、第二、第三及第四低电压触发横向硅控整流器的阴极，在N型井区/P型基底互补式金氧半制程中，其由一N型浓布植区跨在一N型井区上，在P型基底中形成。
14.根据权利要求12所述的静电放电防护半导体元件，其特征在于，所述第一、第二、第三及第四低电压触发横向硅控整流器的阳极，在P型井区/N型基底互补式金氧半制程中，其由一P型浓布植区跨在一P型井区上，在N型基底中形成。
全文摘要
一种用于次微米集成电路晶片上的静电放电防护电路，包括四个低电压触发的硅控整流器，它们分别由一横向硅控整流器加一短通道PMOS元件合并而成，其中，第一、第二低电压触发硅控整流器，连接在电路的VDD与输出/输入级之间，第三硅控整流器，连接在输出/输入级与VSS之间；第四硅控流器连接于输出/输入级与VSS之间；它们分别用以防护CMOS集成电路的PD、ND、PS及NS模式的静电放电。
文档编号H01L27/04GK1132936SQ9511827
公开日1996年10月9日 申请日期1995年11月10日 优先权日1995年4月6日
发明者柯明道, 吴添祥 申请人:财团法人工业技术研究院