专利名称：集成电路的静电放电防护电路的制作方法
技术领域：
本发明有关于应用在互补式金氧半的半导体集成电路的静电放电防护电路，用来防止集成电路被静电放电的电流所破坏。特别地，本发明的静电放电防护电路可直接保护集成电路输入级内的NMOS与PMOS元件，免于遭受静电放电所破坏。
互补式金氧半(CMOS)集成电路输入级的栅极经由输入区连接到包装上的接脚，外界的静电放电发生在集成电路的接脚上时，经常导致输入级的栅极的薄氧化层被破坏。因此，一般在CMOS集成电路输入区旁做有一静电放电防护电路来防止输入级的栅极的薄氧化层被静电放电所损坏。
当制程技术更先进时，例如，次微米互补式金氧半技术，晶体管栅极的薄氧化层变得更薄。如此的晶体管栅极更易遭受静电放电所损坏。因此，静电放电的防护已经成了次微米CMOS集成电路可靠度上的一重要课题。
在次微米互补式金氧半制造技术中，为了克服热载子(Hot-carrier)衰退的问题，一种叫做轻掺杂漏极LDD(Lightly-Doped Drain)的元件结构被采用。另外，为降低CMOS元件的寄生漏极与源极电阻，一种新的制程技术叫硅扩散(Silicide diffusion)技术当CMOS元件的栅极薄氧化层更薄，且用到LDD及硅扩散技术，CMOS集成电路在静电放电防护上的可靠度大大下降，相关文献请参考(1)C.Duvvury，R.A.McPhee，D.A.Baglee，andR.N.Rountree，＂ESD Protecion Reliability in1-μm CMOS Technologies，＂1986 IRPS Proc.，PP.199-205.
(2)S.Daniel and G.Krieger，＂Process andDesign Optimization for advanced CMOS I/O ESDProtection Devices，＂1990 EOS/ESD Symp.Proc.，EOS-12，pp.206-213.
(3)Y.Wei，Y.Loh，C.Wang，and C.Hu，＂MOSFET Drain Drain Engineering for ESDPerformance，＂1992 EOS/ESD Symp.Proc.，EOS-14，pp.143-148.
为保护CMOS集成电路免于静电放电所破坏，ESD防护电路要能够有效地旁通ESD放电电流到VDD及VSS去，以避免输入级的栅极被ESD所损坏。
一些有用的传统ESD防护电路请参见X.Guggenmos and R.Holzner，＂A New ESDProtection COncept for VLSI CMOS Circuitsavoiding Circuit Stress，＂1991 EOS/ESD Symp.Proc.，EOS-13，pp.74-82；以及美国专利文献第4692781、4605980、4745450、48007080、4819046、及5001529号专利。
如
图1所示，其为一传统ESD防护电路100，此ESD防护电路连接于输入区(input pad)105与CMOS输入级(input stage)110之间，以保护CMOS输入级110的栅极。
如图1所示，输入级110包含有一薄氧化层PMOS元件P1与一薄氧化层NMOS元件N1。P1元件的源极115连接到VDD，其漏极125连接到NI元件的漏极130。N1元件的源极135连接到VSS。P1元件的栅极145与N1元件的栅极150连接在一起形成输入级110的输入端，此输入端连到ESD防护电路100的端点155。输入级110的输出端160的输出信号受输入端155的输入信号所控制。
ESD防护电路100连接于输入区105与输入级110的输入端155之间，此ESD防护电路100包含有一电阻R及两个N型元件。此两个N型元件为一薄氧化层NMOS元件N2及一厚氧化层元件N3。电阻R连接于输入区105的端点170与输入级110的输入端155之间。此电阻R可以是一扩散层(diffuson)电阻做在集成电路的基底上。厚氧化层元件N3的漏极184及其栅极186连接到输入区105的端点170，N3的源极188连接到VSS。薄氧化层元件N2的漏极连接到端点155，其栅极192与源极194则连接到VSS。
此ESD防护电路100提供ESD放电路径于输入区105与VSS之间，但没有直接的ESD放电路径在输入区与VDD之间。这种在输入区105与VDD之间没有直接ESD放电路径的ESD防护电路，已经被发现会造成一些异常的ESD损伤在集成电路的内部电路中，而非在ESD防护电路上，相关的文献请参考(1)C.Duvvury，R.N.Rountree，and O.Adams，＂Internal chip ESD Phenomena Beyond theProtection Circuit，＂IEEE Trans，on ElectronDevices，Vol.35，No.12，pp.2133-2139，Dec.1988；(2)H.Terletzki，W.Nikutta，and W.Reczek，＂Influence of the series resistance of on-chip power supply buses on internal devicefailure after ESD stress，＂IEEE Trans.onElectron Devices，Vol.40，No.11，pp.2081-2083，Nov.1993以及(3)C.Johnson，T.J.Maloney，and S.Qawami，＂Two unusual HBM ESD failuremechanisms on a mature CMOS process，＂1993EOS/ESD Symp Proc.，EOS-15，pp.225-231.
如图2所示，其为另一在CMOS集成电路中常用的ESD防护电路200，此防护电路连接于输入区105与输入级110之间。如同图1中防护电路100所示，在此防护电路200内也包含有一电阻R，此电阻R可以是扩散(diffusion)电阻或是多晶硅(polysilicon)电阻。此电阻R连接于输入区的端点170与输入级的输入端155之间。ESD防护电路200另包含有两个二极管D1与D2。二极管D1的阳极215连接到VSS，其阴极220连接到端点155。二极管D2的阳极255连接到端点155，其阳极240连接到VDD。此ESD防护电路200，在上述参考文献(X.Guggenmos and R.Holzner，＂A New ESD Protection Concept for VLSI CMOS Circuits Avoiding Circuits tress，＂，1991 EOS/ESD Symp.，EOS-13，pp.74-82)一文中，发现当一正的400伏特人体放电模式(Human Body Mode)发生在输入区105时，会导致异常的静电放电损伤在输入级的P1元件的漏极上。此异常的ESD损坏，据分析乃是因为ESD防护电路200无法提供有效且快速的ESD放电路径来旁通ESD放电的瞬间大电流所致。
如图3所示，其为另一在CMOS集成电路中常用的ESD防护电路400，此ESD防护电路400包含有一薄氧化层NMOS元件N2及一薄氧化层PMOS元件P2。此ESD防护电路400亦包括一电阻R连接于输入区105的端点170与输入级110的输入端155之间，此电阻R在此ESD防护电路400中是用多晶硅Polysilicon来做。P2元件连接于端点170与VDD之间，P2元件的漏极420连接到输入区105的端点170，其源极440与栅极430连接到VDD。N2元件连接于端点170与VDD之间，P2元件的漏极420连接到输入区105的端点170，其源极440与栅极430连接到VDD。N2元件连接于端点170与VSS之间，N2元件的漏极190连接到输入区105的端点170，其源极194与栅极192连接到VSS。然而，在ESD防护电路400中，同时用到薄氧化层元件P2与薄氧化层元件N2，从P2元件的源极(连接到VDD)到N2元件的源极(连接到VSS)之间会有一寄生的p-n-p-n结构，此p-n-p-n结构若被触发导通，会引起VDD到VSS锁住(latchup)效应的发生。因此，在如图3所示的ESD防护电路400，其P2元件与N2元件皆被要求加上两层内外圈的保护圈环以防止VDD到VSS锁住效应的发生。因而，其布局面积会增加。如图4所示，其为一硅控整流器的等效电路500，此电路500由双载子晶体管T1与T2所组成。此T1与T2晶体管即是寄生在p-n-p-n结构下的等效晶体管，用来表示硅控整流器的等效电路。此p-n-p-n结构寄生于任何CMOS元件之间。在图3所示的ESD防护电路400中即存在有类似的p-n-p-n结构。在正常情形下，此寄生的p-n-p-n结构是关闭的。
在输入级110中，亦有类似寄生的p-n-p-n结构存在于P1元件与N1元件之间。故ESD防护电路与输入级110之间也要有适当的保护圈环，以避免CMOS集成电路在正常工作情形下，因输入信号的过高(overshooting)或过低(undershootion)而导致有瞬态电流在基底或井区内流动，因而可能触发寄生在输入级110内的p-n-p-n结构发生VDD到VSS的锁住效应。本发明的目的在于提供次微米互补式金氧半集成电路一个全方位的静电放电防护电路，以避免异常的ESD损伤发生在集成电路的内部电路中。
本发明的另一个目的，在于提供CMOS集成电路一个没有锁住效应的ESD防护电路。
本发明的再一目的，在于节省ESD防护电路所需的布局面积，因而集成电路芯片的总面积可望减少，相对地减少集成电路的成本以及提高了集成电路封装的密度。
本发明的ESD防护电路可有效地保护输入级110.的栅极145与150，免于遭受ESD放电所破坏。本发明的ESD防护电路对输入信号亦具有电压箝制作用。
本发明的ESD防护电路包括有初级ESD防护电路与第二级ESD防护电路。初级ESD防护电路中包含有第一及第二厚氧化层(thick-oxide)元件。其中，第一厚氧化层元件的栅极连接到输入区，并提供ESD放电路径于输入区与VSS之间。第二厚氧化层元件的栅极连接到输入区，并提供ESD放电路径于输入区与VDD之间。
第二级ESD防护电路中包含有一电阻以及第一与第二薄氧化层(thin-oxide)元件。此电阻连接于输入区与输入级的输入端之间。第一薄氧化层元件的栅极及源连接到输入级的输入端，而其漏极连接到VSS。第二薄氧化层元件的漏极连接到输入级的输入端，而其栅极与源极连到VDD。
本发明的ESD防护电路，能提供CMOS集成电路的输入区四种不同的ESD放电路径，来防范四种不同电压极性模式的静电放电对CMOS集成电路输入级的破坏。本发明的ESD防护电路能够在较小的布局面积下提供全方位的静电放电防护措施。
另外，本发明的ESD防护电路对输入信号亦具有电压准位箝制作用。本发明的ESD防护电路可将输入信号的电压准位箝制在5.5到-1伏特之间(在VDD＝5伏特，VSS＝0伏特情形下)。本发明的ESD防护电路具有比正常输入信号要高的导通电压，故当CMOS集成电路在正常工作情下，此ESD防护电路是关闭的，而不会影响集成电路的正常操作。
在本发明的ESD防护电路中所使用的元件都是同一型掺杂元件，故在本ESD防护电路中完全没有VDD到VSS锁住效应的存在。因而在布局上，同型元件间可以互相合并而有效地减少布局面积。
结合附图及实施例对本发明的静电放电防护电路的特点说明如下附图简单说明图1为一传统的ESD防护电路，其中防护元件只安排在输入区与VSS之间。
图2为用两个二极管所做的传统ESD防护电路。
图3为用薄氧化层PMOS元件与NMOS元件所做的传统ESD防护电路。
图4为VDD到VSS锁住效应的等效电路图。
图5为本发明所提出的ESD防护电路。
图6为图5的ESD防护电路的布局实例。
图7为本发明ESD防护电路结构的剖面图，此剖面图是相对于图6中的A-A’切线。
A、电路结构图5为本发明的电路示意图600。此ESD防护电路600与CMOS集成电路做在同一晶片上以保护CMOS集成电路免于ESD所破坏。此ESD防护电路600连接于输入区105与输入级110之间。此输入级110与在图1至图3相同，由一薄氧化层PMOS元件P1与一薄氧化层NMOS元件N1所组成。
本ESD防护电路600包含有4个P型元件，其中有两个薄氧化层PMOS元件P4与P5，有两个厚氧化层PMOS元件P2与P3。厚氧化层元件P2的源极接到输入区105，其漏极623连接到VSS。厚氧化层元件P3的漏极626连接到输入区105，其源极630连接到VDD。P2元件的栅极633与P3元件的栅极636连接到输入区105。此栅极633与636是用金属层跨在厚氧化层上当作其栅极。
薄氧化层元件P4的源极640连接到栅极643，此源极640与栅极643也连接到输入级110的输入端155，其漏极646连接到VSS。薄氧化层元件P5的漏极650连接到输入级110的输入端155，其栅极653与源极656连接到VDD。栅极643与653是多晶硅(Polysilicon)跨在薄氧化层上而形成。
此ESD防护电路600中，包括有一串联电阻R，此电阻连接于输入区105的端点170与输入级110的输入端155之间。此电阻可以用多晶硅或是用P型扩散层(diffusion)来做。在图5中所示的电阻是用P型扩散层做在N型基底上而成的，此P型护散层在N型基底上也会造成一寄生的二极管D存在此ESD防护电路中。此二极管D的阳极连接到电阻R，其阴极连接到VDD。此扩散电阻R的P型扩散层与N型基底的接面上也会有一寄生的杂散电容存在(未显示于图5中)，此杂散电容加上电阻R会对ESD信号在时间上有些微延迟作用以防止输入级110的栅极直接受到ESD的应力。当电阻用多晶硅来做时，寄生的二极管D亦存在于本发明的ESD防护电路中，因厚氧化层元件P2的源极与厚氧化层元件P3的漏极是一P型扩散层做在N型基底上，故有一寄生的二极管D3存在于输入区与VDD之间。此电阻R约在200欧姆左右，较大的电阻值可提高ESD的防护能力，但亦会导致更长的时间延迟于输入区105与输入级110之间。太大的R值会影响正常信号的输入速度。故此R值在实际次微米CMOS集成电路应用上，约在200-500欧姆左右。
虽然先进的制程技术也会降低厚氧化层元件的ESD防护能力，若在厚氧化层元件的漏极内加入一深的井区结构，则可适度地提高厚氧化层元件的ESD耐压能力。相关文献，请参考Y.S.Hu，H.R.Liauh，and M.C.Chang，＂High Density Input ProtectionCircuit Design in 1.2μm CMOS Technolygy，＂1987EOS/ESD Symp.Proc.，EOS-9，pp.179-185。本发明中，厚氧化层元件P2与P3的源极与漏极皆被加入类似的深井区结构，以提高ESD耐压能力。
厚氧化层元件P2与P3的导通电压一般都远比5伏特的VDD电压高。因此把其栅极连接到输入区，不会导致P2或P3元件的导通。把金属栅极633与636连接到输入区105的目的，在于提高厚氧化层元件P2与P3在ESD发生时的导通速度，这可使得厚氧化层元件P2与P3能够快速地导通来旁通ESD放电的电流。但在正常工作信号输入情形下，此厚氧化层元件是不会被导通的。
B、电路工作原理在输入级110内的薄氧化层元件P1被薄氧化层元件P5，电阻R以及厚氧化层元件P3所保护以防护ESD破坏。在输入级110内的薄氧化层元件N1被薄氧化层元件P4，电阻R，厚氧化层元件P2所保护以防ESD破坏。本发明的ESD防护电路除了提供ESD防护功能之外，在正常工作情形下，本发明的ESD防护电路亦对输入信号提供电压准位箝制的作用。
1、电压准位箝制作用。
在CMOS集成电路正常工作情形下，ESD防护电路中的P型元件P2、P3、P4以及P5都是关闭的。厚氧化层元件P2与P3的导通临界电压远高于VDD的5伏特电位，故P2与P3在(CMOS集成电路)正常工作情形下是关闭的。薄氧化层元件P4与P5的栅极连接到其源极去，故P4与P5元件是关闭的。
薄氧化层元件P4的栅极连接到端点155而不连接到VDD，这可使输入信号的低电压准位有被箝制的作用。当输入信号因外界干扰而导致电压准位过低时(低于-1伏特)，薄氧化层元件P4便会导通(因此时，其源极640的电位低于其漏极646的电位)来箝制过低的输入信号的电压准位。因薄氧化层PMOS元件的导通临界电压约在-0.8到-1伏特左右，故输入信号的低电压准位会被P4元件箝制在-1伏特左右。
当输入信号的电压准位过高时，电阻R内所寄生的二极管D会箝制此过高的电压准位。当输入信号因外界干扰而使其高电压准位超过VDD＋0.5伏特时，二极管D会被正向导通来箝制输入区105上的高电压于5.5伏特左右(当VDD＝5伏特)。
因此，在输入区105上的输入信号若有过高或过低的干扰电压出现时，此输入信号传送到输入级110的输入端155之前，会被本发明的ESD防护电路箝制在5.5到-1伏特之间，因而可提高CMOS集成电路对杂讯干扰的免疫力。
2、ESD防护作用，因为ESD在集成电路的某一输入脚可能具有正的或负的电压极性对VDD或VSS脚来放电，因此对-CMOS集成电路的输入脚而言，会有四种不同的放电情形(1)PS模式当VDD脚浮接，而相对正电压的ESD在某一输入脚对VSS脚放电；(2)NS模式当VDD脚浮接，而相对负电压的ESD在某一输入脚对VSS脚放电；(3)PD模式当VSS脚浮接，而相对正电压的ESD在某一输入脚对VDD脚放电；(4)ND模式当VSS脚浮接，而相对负电压的ESD在某一输入脚对VDD脚放电。
以上的四种ESD放电模式都会对CMOS集成电路的输入级造成损伤。本发明的ESD防护电路能够提供四个ESD放电路径来全方位防护这四种模式的静电放电。
当PS模式的ESD发生时，正的ESD电压会经由电阻R传导到薄氧化层元件P4的源极640，当此正的ESD电压超过P4元件的击穿电压(约13伏特左右)时，P4元件被强迫击穿而导通，因而p初步箝制端点155上的电压准位约13伏特左右，以保护输入级110的栅极145与150的薄氧化层。流过P4元件的击穿电流亦会流经电阻R，因而在厚氧化层元件P2的源极620导致一个电压降Vs2，即Vs2＝|Vsb4|＋I4·R其中Vs2是厚氧化层元件P2的源极620上的电压，Vsb4是薄氧化层元件P4的击穿电压，I4是流经薄氧化层元件P4的击穿电流，
R是扩散层电阻R的电阻值。
当Vs2电压超过厚氧化层元件P2的击穿电压时，P2元件便击穿导通来旁通ESD放电电流。ESD的电流主要藉由P2元件击穿导通后来旁通到VSS去。P4元件的作用在于初步箝制住输入级110的输入端155的电压准位，以保护输入级110的栅极薄氧化层。电阻R的作用在于限制P4元件的击穿电流，以免P4元件因突然击穿而损坏，并提高P2元件源极上的电压Vs2以使P2元件导通来旁通ESD电流。
薄氧化层元件P4是一短通道元件。P4元件的通道越短，其击穿电压|Vsb4|越小。因而输入级110的输入端的ESD电压可被箝制在较低的电压准位。击穿电流I4与P4元件的尺寸大小成正比，越大尺寸的P4元件能够提供越大的击穿电流I4。电阻R的电阻值大小可由电阻R的扩散层尺寸决定。适当地设计P4元件的尺寸及电阻R的大小，可以有效地防护输入级110免于PS模式的静电放电破坏。
当ND模式的ESD发生时，因过低的ESD电压经电阻R传导到P4元的源极640，此过低的负电压导致P4元件被正向导通。因此，负的ESD电流经由电阻R与P4元件而旁通到VSS去。短通道的薄氧化层元件P4在其正向导通情形下，可承受很高的ESD应力。
当PD模式的ESD发生时，电阻R内的二极管D会被正向导通来旁通ESD电流到VDD去。二极管D在正向导通的情形下亦能承受很高的ESD应力。
当ND模式的ESD发生时，此负的ESD电压会经由电阻R传导到薄氧化层元件P5的漏极650，当负的ESD电压比P5元件的击穿电压(约-13伏特)来得更低时，会导致P5元件击穿导通。此导通的P5元件会初步箝制输入级110的输入端155的电压准位不低于一13伏特左右，因而保护输入级110的栅极145与150的薄氧化层免于被ESD击穿或破坏。P5的击穿电流流经电阻R，会在厚氧化层元件P3的漏极626产生一电压VD3，即VD3＝Vsb5-I5·R其中VD3是厚氧化层元件P3的漏极电压，Vsb5是薄氧化层元件P5的击穿电压(是一个负值)，I5是元件P5的击穿电流(I5自VDD流向P5元件)，R是扩散层电阻的电阻值。
此VD3是一个负值电压，当VD3比P3元件漏极的击穿击电压更低时，P3元件便会被导通旁通ESD放电电流到VDD去。ESD放电电流主要是藉由厚氧化层元件P3来旁通到VDD。设薄氧化层元件P5的目的在于初步箝制输入级110的输入端155的电压，以保护输入级110的栅极145与150的薄氧化层。P5元件的通道越短，其击穿电压|Vsb5|越小，因而越早击穿以箝制端点155上的电压。电流I5是P5元件的击穿电流，P5元件的尺寸越大，I5便越大。电阻R的作用在限制P5元件突然击穿时太大的瞬间电流把P5元件烧毁，以保护P5元件。电阻R与I5亦提供一电位差于端点170与155之间，以使厚氧化层元件P3击穿导通来旁通ESD电流。适当地设计R值与P5元件的尺寸，可使本发明的ESD防护电路能够有效地防护ND模式的ESD破坏。
C、布局实例图6为本发明的ESD防护电路600(如图5所示)的布局实例。图6为一个紧密的布局设计700，此布局700亦包含一个输入区105以及VDD与VSS电源总线(bus)。端点170连接输入区105到ESD防护电路600，端点155则连接ESD防护电路600到输入级110。
P型扩散层(diffusion)做的电阻R加接于端点155与170之间。ESD防护电路600的最外圈包围一P型扩散层的防护圈环710，在防护圈环710的内侧又有另一N型扩散层做的防护圈环720。此双层防护圈环，用于防止因输入信号过高或过低时，引起异常的暂态电流在基底流动，而导致VDD到VSS锁住效应发生于输入级110内。此双层防护圈环可以吸走基底中异常的暂态电流，因此输入信号因外界干扰而过高或过低时，不会引发CMOS保成电路内部发生锁住效应。此双层防护圈环710与720与ESD防护电路600可以紧密合并在一起以节省布局面积。
图7显示此布局700(在图6中)沿着切线A-A’的元件剖面图。在图7中的两边显示了710与720的防护圈环，P+防护圈环710连接到VSS，N+防护圈环720连接到VDD。如图7所示，PMOS元件的源极与漏极皆是P型扩散层做在N型基底上。此外，在P型防护圈环710，厚氧化层元件P2的漏极623与源极620，厚氧化层元件P3的漏极626与源极630，以及薄氧化层元件P4的源极640(亦是薄氧化层元件P5的漏极650)中，在其P型扩散层内各包含有一P型的深井区。此P型深井区并入在P型元件的P型扩散层内，可以增加ESD电流流通的路径，因而可以提高其ESD耐压能力。如图上所示，此P型井区约宽3-4微米。
厚氧化层元件P2与P3的通道810的长度约2μm。薄氧化层元件P4与P5的通道820的长度约1μm。各P型元件的漏极连接点(drain contact)到其栅极的边缘的距离是一项重要的参数以提高元件的ESD耐压能力，此距离在布局700中为5微米。
因在本发明的ESD防护电路中，所用的元件都是P型元件，因此在本发明的ESD防护电路内没有VDD到VSS锁住效应的路径，故在布局与元件结构上可以紧密靠在一起以降低布局面积。如图6所示的布局700，在0.8微米双型井区CMOS制程技术下，本发明的ESD防护电路600加上双层防护圈环710与720在内的布局面积仅有100×150平方微米。虽然只占用如此小的布局面积，本发明的ESD防护电路可承受超过4000伏特的人体放电模式(HBM)的ESD应力。
由于厚氧化层元件P2与P3的源极与漏极元件结构中皆有并入P型井区，此P型井区能够使P2与P3元件旁通更高的ESD电流，因而能够在较小的布局面积下承受较高的ESD应力。
在本发明电路中，输入级110的栅极145与150连接到端点155，而端点155的ESD电压可被薄氧化层元件P4与P5的击穿动作而箝制住。在一般制程下，薄氧化层元件的漏极或源极的击穿电压都比其栅极的薄氧化层击穿电压来得低，因此输入级110的栅极的薄氧化层可被本发明的ESD防护电路充份保护。
把P型元件改换成N型元件，本发明的ESD防护电路亦可实现于N型井区/P型基底的CMOS制程技术。故本发明的ESD防护电路是具有制程上的兼容性，其可实现于任一CMOS或BICMOS制程技术中。
以上所揭露的技术为本发明的设计构思及实施例，但其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，作些许更动与润饰，也应属本发明的保护范围内。
权利要求
1.一种CMOS集成电路的静电放电防护电路，其特征在于，其包括一个输入区；一个输出端；一个第一厚氧化层元件，其栅极连接到输入区，且其源极到漏极提供一个静电放电路径于所述输入区与第一参考电压之间；一个第二厚氧化层元件，其栅极连接到所述输入区，且其漏极到源极提供一个静电放电路径于所述输入区与第二参考电压源之间，所述第一厚氧化层元件与第二层氧化层元件组成第一级静电放电防护电路；一个电阻，连接于所述输入区与所述输出端；一个第一薄氧化层元件，其栅极与源极连接到所述输出端，且其漏极连接到所述第一参考电压源；以及一个第二薄氧层元件，其漏极连接到所述输出端，且其栅极与源极连接到所述第二参考电压源，所述电阻与第一薄氧化层元件及第二薄氧化层元件组合成第二级静电放电防护电路。
2.根据权利要求1所述的静电放电防护电路，其特征在于，所述电阻是一个扩散层电阻。
3.根据权利要求2所述的静电放电防护电路，其特征在于，所述扩散层电阻、所述第一及第二厚氧化层元件以及所述第一与第二薄氧化层元件都是P型元件。
4.根据权利要求2所述的静电放电防护电路，其特征在于，其还包括一寄生的二极管，此二极管寄生于P型扩散层与N型基底之间，连接于所述输入区与第二参考电压源之间。
5.一种CMOS集成电路的静电放电防护电路，该电路具有一负电压源VSS及一正电压源VDD，其特征在于，其包括一个第一厚氧化层元件，连接于输入级与负电压源之间，用来旁通一种极性的ESD放电电流；一个第二厚氧化层元件，连接于正电压源与输入级之间，用来旁通另一种极性的ESD放电电流；一个第一薄氧化层元件，连接于负电压源与输入级之间，用来旁通一种极性的ESD放电电流，且箝制在输入级上正的ESD电压准位到一个预定的正值；一个二极管，连接于输入级与正电压源之间，用来旁通ESD放电电流；一个第二薄氧化层元件，连接于输入级与正电压源之间，用来旁通另一种极性的ESD放电电流，且箝制在输入级上负的ESD电压准位到一个预定的负值。
6.根据权利要求5所述的防护电路，其特征在于，其还包括有一电阻，此电阻连接于所述输入区与所述输入级之间。
7.一种CMOS集成电路的静电防护电路，其特征在于，其包括一个第一种传导材料的基底；多个第二种传导材料的高浓度掺杂置区做在所述基底上，该高浓度掺杂区用来形成第一与第二厚氧化层元件的源极与漏极，以及形成第一与第二薄氧化层元件的源极与漏极；两个厚氧化层栅极做在所述基底上，此厚氧化层栅极介于所述第一与第二厚氧化层元件的源极与漏极之间；两个薄氧化层栅极做在所述基底上，此薄氧化层栅极介于所述第一与第二薄氧化层元件的源极与漏极之间；一井区具有第二种传导材料，布置在该漏极区内，做在同一基底上；双层防护圈环做在同一基底上，包围住所述集成电路；以及一扩散层电阻具有第二种传导材料，做在同一基底上，此电阻介于所述两个厚氧化层元件与所述两个薄氧化层元件之间，此电阻是多晶硅电阻。
8.根据权利要求7所述的防护电路，其特征在于，所述防护圈环包括有内圈环与外圈环，外圈防护圈环具有高浓度布置的第二种传导材料，内圈防护圈环具有高浓度布置的第一种传导材料。
9.根据权利要求8所述的集成电路，其特征在于，其还包括有一第二种传导材料的井区，此井区布置于所述圈防护圈环内，做在同一基底上。
10.根据权利要求9所述的防护电路，其特征在于，其还包括有低浓度掺杂漏极，用来做在所述两个薄氧化层栅极的下方，在同一基底上。
11.一种MOS元件的静电放电防护电路，其特征在于，其包括一个输入区；一个输出端；一个厚氧化层元件，其栅极与源极连接到所述输入区，其漏极连接到所述负电压源；一个电阻连接于所述输入区与所述输出端；以及一个薄氧化层元件，其栅极与源极连接到所述输出端，其漏极连接到所述负电压源；所述厚氧化层元件击穿后旁通静电放电电流自所述输入区到所述负电压源，以及所述薄氧化层元件箝制所述输出端上的电压准位到一个正的预定值。
12.根据权利要求11所述的防护电路，其特征在于，所述负电压源接地。
13.一种MOS元件的静电防护电路其特征在于，其包括一个输入区；一个输出端；一个厚氧化层元件，其栅极与源极连接到所述输入区，其漏极连接到所述接地点；一个电阻连接于所述输入区与所述输出端；以及一个薄氧化层元件，其栅极与源极连接到所述输出端，其漏极连接到所述接地点；所述薄氧化层元件正向导通来旁通静电放电电流从所述输入区到接地点去。
14.一种MOS元件的静电放电防护电路，其特征在于，其包括一个输入区；一个输出端；一个厚氧化层元件，其栅极与漏极连接到所述输入区，其源极连接到该正电压源；一个电阻连接于所述输入区与输出端点之间；一个寄生的二极管连接于所述输入区与所述正电压源之间；以及一个薄氧化层元件，其栅极与源极连接到所述正电压源，其漏极连接到所述输出端；所述寄生二极管正向导通来旁通静电放电电流自输入区到所述正电压源。
15.一种MOS元件的静电放电防护电路，其特征在于，其包括一个输入区；一个输出端；一个厚氧化层元件，其栅极与漏极连接到所述输入区，其源极连接到正电压源；一个电阻连接于所述输入区与所述输出端；以及一个薄氧化层元件，其栅极与源极连接到所述正电压源，其漏极连接到所述输出端；所述厚氧化层元件击穿导通来旁通静电放电电流自所述输入区到正电压源，以及所述薄氧化层元件箝制所述输出端上的电压准位到一个负的预定值。
16.一种CMOS集成电路的静电放电防护电路，防护四种放电模式的静电放电，该四种放电模式是PS模式、NS模式、PD模式以及ND模式的静电放电，该电路中具有一正电压源VDD与一负电压源VSS，其特征在于，其包括一个第一厚氧化层元件连接于所述输入级与所述负电压源之间，用来旁通PS模式的静电放电电流；一个第二厚氧化层元件连接于所述输入级与所述正电压源之间，用来旁通ND模式的静电放电电流；一个第一薄氧化层元件连接于所述输入级与所述负电压源之间，用来旁通NS模式的静电放电电流；第一薄氧化层元件在PS模式静电放电情形下，箝制所述输入级的栅极上的电压准位于一个正的预定值；一个二极管连接于所述输入级与正电压源之间，用来旁通PD模式的静电放电电流；以及一个第二薄氧化层元件连接于所述输入级与正电压源之间，在ND模式静电放电情形下，用来箝制所述输入级的栅极上的电压准位到一个负的预定值。
全文摘要
一种CMOS集成电路的静电放电防护电路包括二级防护电路。第一级防护电路中设有二个厚氧化层元件，第二级防护电路中有一电阻及第一与第二薄氧化层MOS元件。电阻连接于二级防护电路之间。此静电放电防护电路提供二种静电放电路径于输入区与VDD端之间，亦提供另二种静电放电路径于输入区与VSS端之间。发生在输入区的四种可能极性的静电放电皆被本静电放电防护电路所防护。
文档编号H01L29/66GK1132937SQ9511827
公开日1996年10月9日 申请日期1995年11月10日 优先权日1995年4月6日
发明者柯明道, 吴添祥 申请人:财团法人工业技术研究院