专利名称：具有静电防护能力的输出缓冲器的制作方法
技术领域：
本发明涉及一种集成电路中的缓冲器，特别是一种具有静电防护能力的互补式金氧半输出缓冲器。
次微米互补式金氧半集成电路因静电放电(ESD)防护能力不足而受损害。当互补式金氧半技术进步到次微米境界，元件的各种结构制程，例如更薄的闸氧化层(gate oxide)，更短的通道长度(channel length)，更浅的源极/漏极接面，低掺杂浓度的漏极(drain)结构，以及金属硅化物的扩散层(silicided diffusion)，大大地降低了互补式金氧半集成电路的静电放电防护能力。相关的参考文献请参阅C.Duvvuryand A.Anerasekera，＂ESDapervasive reliabilityconcern for IC technologies″，proc.of IEEE vol. 81，no.5，pp.690-702，May 1993，以及A.Amerasekera and C.Duvvury，＂The impact of technology scaling on ESD robustness and protection circuit design＂，1994EOS/ESDSymp.proc.EOS-16，pp.237-245。
特别地，在互补式金氧半集成电路输出缓冲器(Output buffer)内的N型金氧半(NMOS)与P型金氧半(PMOS)的漏极是通常直接连接到输出区(output pad)去推动外面的负载。由于输出缓冲器直接与外界接触，当它用次微米技术制造时，其静电放电防护能力降低许多。为了提高互补式金氧半输出缓冲器的静电放电防护能力并增加输出及推动外界负载的能力，在输出缓冲器内的NMOS与PMOS元件因而被设计得具有很大的尺寸。然而，即使其有如此大尺寸的元件，当次微米互补式金氧半制造技术用于制造时，输出缓冲器的静电放电防护能力依然被次微米制造技术所降低。相关参考文献请参见T.L.polgreen and A.Chatterjee，＂Improving the ESD failure threshold of silicidedNMOS output transistorsby ensuring uniform current flow＂，IEEE Trans.Electron Devices，Vol.39，no.2，pp.379-388，1992；C.Duvvury，C.Diaz，and T.Haddock，″Achieving uniform NMOS device power distribution for submicron ESD reliability″，1992 IEDM TechnicalDigest，pp.131-134；以及C.Duvvury and C.Di az，＂Dynami cgate coupling of NMOS forefficient output ESD protection＂，proc.of IRPS，PP.141-150，1992。
为改进次微米互补式金氧半输出缓冲器静电放电防护能力，一些次微米互补式金氧半制程技术中增设了一层＂ESD Implant″(防静电放电插入片)光罩，特别制造具有较强的元件结构在互补式金氧半输出缓冲器内以提升其静电放电防护能力。然而，这些增加的制程步骤及光罩会增加集成电路的制造成本。
另外一种做法是在互补式金氧半输出缓冲器与输出区之间加入一些静电放电防护元件来提升次微米互补式金氧半输出缓冲器的静电防护能力。
在Y.-J.B.Liu and S.Cagnina，＂EIectrostatic discharge protection device forCMOS Integrated circuitoutputs＂，美国专利号4,734,752专利中，一种厚氧化层(N型)元件用来与互补式金氧半输出缓冲器内的N型金氧半(NMOS)并联在一起以提升互补式金氧半输出缓冲器的静电放电防护能力。在T.C.Chen and D.S.Culver，＂ESD protection circuit″美国专利号5,329,143文献中，一种横向N-P-N双载子晶体管用来与互补式金氧半输出缓冲器内的N型金氧半(NMOS)并联在一起，以提升其静电放电防护能力。但是厚氧化层元件与横向N-P-N双载子金氧半的导通电压一般都比短通道薄氧化层N型金氧半(Short-channel thin-oxideNMOS)高。因此，在互补式金氧半输出缓冲器内的薄氧化层N型金氧半在遭受静电放电时会先被导通。因此，用上述两种并联元件以提升输出缓冲器的静电放电防护能力的效果很小。
另外，在D.B.Scott，P.W.Bosshart，and I.D.Gallia，″Circuito improve electrostaticdischarge protection＂美国专利号5,019,888，文献中，输出缓冲器中大尺寸的薄金氧半NMOS元件被拆分成多个小尺寸的NMOS元件彼此并联在一起，并在每一小尺寸的NMOS元件加入一串联电阻以提升其静电放电防护能力。在K.F.Lee，A.Lee，M.L.Marmet，and K.W.Ouyang，＂Electrostatic Discharge protectioncircuit with bimodal resistance characteristics，＂美国专利号5,270,565，文献中，一厚氧化层元件接到输出区用来与输出缓冲器内的薄氧化层NMOS元件并联，并在薄氧化层NMOS元件的漏极加入一N型井区(N-well)所做的电阻串联至输出垫上，以提升其静电放电防护能力。在G.N.Roberts，＂Output ESD protection circuit″，美国专利号5,218,222文献中，一横向N-P-N双载子晶体管接到输出垫上与输出缓冲器内的NMOS元件并联，并在输出缓冲器与输出区之间加入一串联电阻，以提升其静电放电防护能力。在上述三份文献中，都增加了串联电阻在输出缓冲器与输出区之间，这些额外增加串联电阻虽然能提升次微米互补式金氧半输出缓冲器的静电放电防护能力，但也限制了输出缓冲器的输出推动能力，而且输出讯号也会因串联电阻而增加延迟时间。因此，用加入串联电阻方式使得输出缓冲器在高速度或在有重负载时的应用受到限制。
此外，横向硅控整流器(SCR)元件也被当做静电放电防护元件用于次微米互补式集成电路之中，以提升静电放电防护能力。横向硅控整流器已被发现能在最小的布局面积内提供最高的静电放电防护能力。在A.Chatterjee and T.polgreen，＂Alow-voltage triggering SCR for on-chip ESD protection at output and input pads＂，IEEE ElectronDevice Letters，VO1.12，N0.1.，PP.21-222，Jan.1991；及A.Chatterjee and T.Polgreen，″Alow-voltage triggering SCR for on-chip ESPprotection at output andinput pads＂，Proc.of 1990 Symposium on VLSI Technology，PP.75-76文献中，一种改良型的横向硅控整流器结构叫做LVTSCR(Low-Voltage Trigger SCR，低压角发硅控整流器)被用来与输出缓冲器的NMOS元件并联以提升静电放电防护能力。此种LVTSCR元件能够有效地提升次微米互补式金氧半集成电路输出缓冲器的静电放电防护能力，而且不需要加上串联电阻于输出缓冲器与输出垫之间。
因为静电放电(ESD)在IC的某一输入或输出脚可能是具有正的或负的电压极性对VDD(IC的高电压源)或VSS(IC的低电压源)脚放电，因此对一互补式金氧半输出缓冲器的输出脚而言，会有四种不同的放电情形；(1)PS模式当VDD脚浮接，而静电放电在某一输出脚相对于VSS脚具有正的电压极性；(2)NS模式当VDD脚浮接，而静电放电在某一输出脚相对于VSS脚具有负的电压极性；(3)PD模式当VSS脚浮接，而静电放电在某一输出脚相对于VDD脚具有正电压极性；(4)ND模式当VSS脚浮接，而静电放电在某一输出脚相对于VDD脚具有负的电压极性。
以上这四种放电模式在一输出脚会损伤互补式金氧半(CMOS)积体电路(IC)中的输出缓冲器内的N型金氧半(NMOS)及P型金氧半(PMOS)元件。
而集成电路某一脚的静电放电故障阈值(ESDfailure threshold)定义为该脚在四种静电放电模式中所能承受的最低静电放电电压。例如若有某一输出脚在PS，NS，及PD模式下可承受6千伏特的静电放电电压，但在ND模式下只能承受1千伏特的静电放电电压，那么这一输出脚的静电放电电故障阈值只有1千伏特而已。在前面所提及的各种参考文献中，静电放电防护措施都加强在输出区对VSS端，所增加的并联元件出都只放在输出垫与VSS端，所增加的并联元件也都只放在输出区与VSS端之间，而没有静电放电防护元件被加在输出区与VDD端之间。当这种输出缓冲器在ND模式或PD模式静电放电测试时，输出缓冲器内的PMOS元件(连接在输出区与VDD之间)易遭受静电放电所破坏，所以输出脚的ESDfailure threshold并未能被有效地提升。因此一个输出缓冲器静电放电路防护电要能够提供上述四种静电放电模式的防护能力，才能有效地提升次微米互补式金氧半集成电路的静电放电防护能力。
因此，本发明的目的是要克服上述参考文献中的缺陷以全方位提升次微米互补式输出缓冲器的静放电防护能力。在本发明中，提出了用2个低电压触发硅控整流器与双个二极管安排成互补式连接方式来防双四种(PS，NS，PD及ND)模式的静电放电。并且把这种全方位静电放电防护电路与互补式金氧半输出缓冲器内的NMOS与PMOS元件在布局上适当地互相溶合以节省布局面积。本发明能够在较小的布局面积内(含输出缓冲器与静电放电防护电路)提供较高的ESD failure threshold，并且，在本发明中没有使用串联电阻在输出缓冲器与输出区之间，故输出缓冲器的输出推动力与输出讯号的延迟时间(delay)不会受到影响。
本发明是有关于一个具有强化静电放电防护能力的互补式金氧半输出缓冲器。
在互补式金氧半输出缓冲器中，有一个连成反相器(inverter)的电路，其中有一薄氧化层的PMOS元件与一薄氧化层的NMOS元件。此PMOS元件的源极接到VDD，漏极接到输出端；此NMOS元件的源极接到VSS，漏极也接到输出端；此一共同输出端连接到输出垫片上以便IC接脚包装之用。此PMOS与NMOS元件的输入栅极(gate)即连接到IC内部电路，受IC内部电路所控制。
为提供静电放电防护，本发明使用了两个寄生的二极管与两个寄生的低电压触发硅控整流器当作静电放电防护元件来防护四种(PS，NS，PD，及ND)模式的静电放电。第一个寄生的二极管Dp与输出缓冲器的PMOS元件并联，Dp的阳极接到输出区上，其阴极接到VDD，此Dp被用来防护PD模式的静电放电。第二个寄生的二极管Dn与输出缓冲器的NMOS元件联，Dn的阳极接到VSS，Dn的阴极接到输出区，此Dn被用来防护NS模式的静电放电。第一个低电压触发的硅控整流器是一个PMOS触发横向硅控整流器叫做PTLSCR(PMOS-TriggerLateral SCR)，此PTLSCR元件与输出缓冲器内的PMOS元件并联在输出垫片与VDD之间，此PTLSCR元件被用来防护ND模式的静电放电。第二个低电压触发硅控整流器是一个NMOS触发横向硅控整流器叫做NTLSCR(NMOS-Trigger Lateral SCR)，此NTLSCR元件与输出缓冲器内的NMOS元件并联于输出垫片与VSS之间，此NTLSCR元件被用来防护PS模式的静电放电。因此输出脚的四种静电放电都被一对一的元件所防护，故其ESD failure threshold能够明显地被提升。
此PTLSCR元件是把一短通道薄氧化层PMOS元件并入一横向硅控整流器结构中而成；此NTLSCR元件是把一短通道薄氧化层NMOS元件并入一横向硅控整流器结构中而成。这短通道薄氧化层PMOS与NMOS元件被设计用来触发横向硅控整流器。当此PTLSCR元件遭受ND模式静电放电时，其内所并入的PMOS元件的漏极会快反向击穿(Snapback breakdown)而触发此PTLSCR元件导通来旁通静电放电的电流。当此NTLSCR元件遭受PS模式静电放电时，其内所并入的NMOS元件的漏极会快反向击穿而触发NTLSCR元件导通来旁通(bypass)静电放电电流。因此，此PTLSCR与NTLSCR的触发电压(trigger voltage)被降低到PMOS与NMOS元件快反向击穿电压(约在13～15V之间)而不再是原本硅控整流器的触发电压(约在30～50V)。故此PTLSCR与NTLSCR能够被设计的比互补式金氧半输出缓冲器内的PMOS与NMOS元件来得更早导通以防护静电放电对输出缓冲器的破坏。
此发明可以实现于任何互补式金氧半(CMOS)或双载子互补式金氧半(Bi CMOS)制程中，不管是用N型井区/P型基底，P型井区/N型基底，或双区的制程技术。
虽然在本发明中加入了PTLSCR与NTLSCR元件于互补式金氧半输出缓冲器中，但其中有共用的部份可与输出缓冲器内的元件共用以减少布局面积。因此，与传统(或前人所提出)的设计相比，本发明能够在相对较小的布局面积下，提供互补式金氧半输出缓冲器更高的静电放电防护能力。
附图简单说明
图1为本发明的电路连接示意图；图2为根据本发明中互补式金氧半输出缓冲器内的PMOS元件与PTLSCR元件合并制作于P型基底的剖面图；图3为根据本发明中互补式金氧半输出缓冲器内的NMOS元件与NTLSCR元件合并制作于P型基底的剖面图；图4为根据本发明中互补式金氧半输出缓冲器内的PMOS元件与PTLSCR元件合并制作于N型基底的剖面图；图5为根据本发明中互补式金氧半输出缓冲器内的NMOS元件与NTLSCR元件合并制作于N型基底的剖面图；图6为图2的俯视图；图7为图3的俯视图。
结合附图及实施例对本发明的特征说明如下A.电路结构图1即为此发明的电路示意图。在图1中显示了具有电放电防护能力的互补式金氧半输出缓冲器10。
输出缓冲器10包括了一把输出电压准位提高的薄氧化层PMOS元件12及一把输出电压准们降低的薄氧化层NMOS元件14.PMOS元件12的源极接到VDD，NMOS元件14的源极接到VSS。此PMOS元件12与NMOS元件14的漏极接在一起形成一输出端17，此输出端17经一连接线18接到一输出区20去。前置级16为IC内部电路用来输出信号到此输出缓冲器10的栅极去，以控制输出区上的电压准位。
为提升静电放电防护能力。一PTLSCR元件30与PMOS元件12并联于VDD与连线18之间；一NTLSCR元件50与NMOS元件14并联于连接线18与VSS之间。
在此互补式输出缓冲器10内也包括了两个寄生的二极管Dp60与Dn70。Dp二极管60与PMOS元件12并联且其阳极接到连接线18。Dn二极管70与NMOS元件14并联且其阳极接到VSS。
PTLSCR元件30用来防护ND模式的静电放电。Dp二极管60用来防护PD模式的静电放电。NTLSCR元件50用来防护PS模式的静电放电。Dn二极管70用来防护NS模式的静电放电。因此在输出区20上会发生的四种静电放电模式都被一对一地防护著而且此PTLSCR，NTLSCR，Dn及Dp元件能够提供快速且直接的静电放电途径来旁通静电放电电流。
PTLSCR(NTLSCR)元件的导通电压，等效于并入PTLSCR (NTLSCR)元件的短通道薄氧化层PMOS(NMOS)元件的快反向击穿电压，而非原本横向硅控整流器的触发电压。此短通道薄氧化层PMOS与NMOS元件的快反向击穿电压随制程不同而异，但一般而言此快反向击穿电压都比薄氧化层的击穿电压来得低。另外，此快反向击穿电压也与其通道长度有关，一般而言较短通道的PMOS与NMOS元件，其快反向击穿电压也较低。
因此，要用PTLSCR元件30(NTLSCR元件50)来防护PMOS元件12(NMOS元件14)免于静电放电所破坏，则在PTLSCR元件(NTLSCR)内并入的PMOS(NMOS)的通道长度要比输出缓冲器中的PMOS元件12(NMOS元件14的通道长度来得短一些，如此PTLSCR元件30(NILSCR元件50)的导通电压将比PMOS元件12(NMOS元件14)的快反向击穿电压低，故其可先导通来旁通静电放电电流以保护输出缓冲器。
由于硅控整流器先天上具有很好的电能传导性，其对静电放电的耐压能力很高(比起其他静电放电防护元件)，故在本发明中输出缓冲器与输出区之间不用加入串联电阻即可有效地提升输出缓冲器对静电放电的防护能力而不会增加榆出信号的延迟时间，也不会影响输出缓冲器的输出能力。
B.元件结构图2即为图1中的PMOS元件12与PTLSCR元件30的元件剖面图。在图2中，PTLSCR元件30与PMOS元件12合并在一起，制作于N型井区/P型基底的制程，以节省布局面积。
如同图2的半导体结构100所示，在P型基底32/N型井区34中，PMOS元件12是由P型浓布值区31与33组成。浓布值区31为PMOS元件12的源极，此源极连接到VDD。浓布值区33为PMOS元件的漏极，此漏极连接到输出区20去。PMOS元件12的栅极35则连接到前置级16去。此外，有N型浓布值区45与47在同一N型井区34内，这些浓布值区45与47连接到VDD提供了N型井34的电压偏压，也形成了PMOS元件12的基体(bulk)
在图2中，有一寄生二极管Dp60形成于N型井区34与P型浓布值区33之接面。此外，有一P型浓布值区98做在P型基底32上为一防止锁住(latchup)效应的保护圈环，此一保护圈环在布局上会把PMOS元件12与PTLSCR元件30包围其内。此P型浓布值区98连接到VSS。
在PTLSCR元件30中，包含一横向硅控整流器(由P型浓布值区70，N型井区34，P型基底32，及另一N型井区36包含N型浓布值区72所组成)与一个短通道薄氧化层PMOS元件90。此并入PTLSCR元件3.0内的PMOS元件90包含了一P型浓布值区70当它的源极连接到VDD，另一P型浓值布区80跨做在N型井区34与P型基32接面之间当做PMOS元件90的漏极，此漏极不连接到任何地方，只跨做在那个接面之间。另外，此PMOS元件90的栅极82则连接到VDD。
把PMOS元件90并入横向硅控整流器而形成PTLSCR元件30的目的，在于利用PMOS元件90的漏极80在快反向击穿(snapback breakdown)情形下来触发横向硅控整流器导通，当此PTLSCR元件30遭受ND模式的静电放电时。此PTLSCR元件30的导通电压等效于PMOS元件90的快反向击穿电压而非原触发电压(约在30～50伏特之间)。当此PTLSCR元件被导通，其维持电压(holding voltage)则与原横向硅控整流器的维持电压相同(约在1伏特左右)，而且其导通电阻很低(约2～5欧姆)。PMOS元件90的栅极82被连接到VDD去，以保持PMOS元件90在集成电路正常工作情形下是关闭的(off)。
图3所示为半导体结构200即为NMOS元件14与NTLSCR元件50的剖面图。在图3中，NTLSCR元件50与NMOS元件14合并在一起以节省布局面积。图3所示为NTLSCR元件50与NMOS元件14做在N型井区/P型基底的结构。NMOS元件14由N型浓布植区51与53分别组成其源极与漏极，P型基底32经由P型浓布植区71与73连接到VSS以提供NMOS元件14的基体偏压，其栅极52则连接到前置级16 。有一寄生的二极管Dn70由N型浓布植区53(也就是NMOS元件14的漏极)与P型基底32所组成。在图3中，N型浓布植区75在N型井区54与58中组成一防止锁住效应的保护圈环，此圈环在布局上把NMOS元件14与NTLSCR元件50包围在内。N型浓布植区75连接到VDD。
NTLSCR元件50是由一横向控整流器与一短通道薄氧化层NMOS元件98所组成，此一横向硅控整流器由P型浓布植区91接到输出垫，N型井区58，P型基底32，以及另一N型井区56(由一N型浓布植区92接到VSS)所组成。NMOS元件98则由N型浓布植区92接到VSS)所组成。NMOS元件98则由N型浓布植区92当其源极并连接到VSS，另一N型浓布植区93当其漏极。N型浓布植区92横跨出N型井区56进入型基底32；另一N型浓布植区93则横跨做在P型基底32与N型井区58的接面上，此N型浓布植区93不连接到其他地方去。NMOS元件98的栅极94则连接到VSS。
把一短通道薄氧化层NMOS元件98并入一横向硅控流器结构以组成NTLSCR元件50的目的，在于利用NMOS元件98的漏极93在快反向击穿(snapback breakdown)情形下来触发此一横向硅控整流器，当此NTLSCR元件遭受PS模式静电放电时。因此，NTLSCR元件50的导通电压等效于NMOS元件98的快反向击穿电压而非原横向硅控整流器的触发电压(约30～50伏特)。当此一NTLSCR元件导通时，其维持电压(Holding Voltage)与原本横向硅控整流器的维持电压相同(约在1伏特左右)，且其导通电阻很低(约在2～5欧姆)。
在图2与图3中所示是PTLSCR元件与NTLSCR元件在N型井区/P型基底的元件结构。在图4与图5中的PTLSCR元件与NTLSCR元件的动作原理与设计概念皆与在图2与图3的元件相同，只是用不同的制程来实现而已。
图4所示为半导体元件结构300实现于P型井区与N型基底的制程中，其包含了PMOS元件12与一PTLSCR元件30。PMOS元件12由P型浓布植区310与312构成其源极与漏极且分别连接到VDD与输出区20，PMOS元件12的栅极则连接到前置级16。PTLSCR元件12由横向硅控整流器(由P型井区306经P型浓布植区352连接到VDD，N型基底302，P型井区308，与N型浓布区351连接到输出区20所组成)与一PMOS元件350合并而成。PMOS元件350的源极与漏极由P型浓布植区352与354分别跨做在P型井区306及另一P型井区308与N型基底302的接面而成。另有P型井区304与308经由P型浓布植区320连接到VSS，包围住整个PMOS元件12与PTLSCR元件30，以形成防止锁住效应的防护圈环。
图5所示为半导体结构400实与于P型井区/N型基底的制程中，其包含了NMOS元件14与NTLSCR元件50。NMOS元件14由N型浓布植区420与422做在P型井区406内当其源极与漏极，NMOS元件的栅极424则连接到前置级16，P型井区406经由P型浓布植区430连接到VSS以提供NMOS元件14的基体偏压。NTLSCR元件50则由一横向硅控整流器与一NMOS元件450所组成，横向硅控整流器则由P型井区408(经由P型浓布植区430连接到输出垫20)，N型基底302，P型井区406，及N型浓布植区432(连接到VSS)所组成。NMOS元件450则由N型浓布植区432与434构成其源极与漏极，且其栅极435连接到VSS。N型浓布植区434横跨在N型基底302与P型井区406的接面之间且不连接接到其他地方去。另有一N型浓布植区410(连接到VDD)做在N型基底302上，包围住NMOS元件14与NTLSCR元件50，而构成防止锁住效应的防护圈环。
C.布局实施例图6所示为图2半导体结构100的布局俯视图600，此布局显示出紧密的布局形状图6中的A-A′线即是相对应于图2剖面图的横切线。图6中，PMOS元件12有3条互相平行的支条(finger)33，此支条也就是PMOS元件12的漏极。PTLSCR元件30在图6右边。此外，最外图有一防止锁住的圈环98围绕整个PMOS元件12与PTLSCR元件30。
图7所示为图3半导体结构200的布局俯视图700，此布局显示出紧密的布局形态。图7中的B-B′线即是相对应于图3剖面图的横切线。图7中，NMOS元件14有3条互相平行的支条53，此支条53也就是NMOS元件14的漏极。NTLSCR元件50在图7的右边。此外，最外围有一防止锁住的圈环75围绕整个NMOS元件14与MTLSCR元件50。
图6与图7为此发明在N型井区/P型基底制程的布局的图例。相对地，图4与图5的半导体结构300与400的布局实施例类似于图6与图7的布局图600与700所示，只是改为P型井区/N型基底制程。
然而本发明的布局形式不限于图6与图7中所示的例子，其他形式的布局方式也可以用来实现本发明。
D.电路工作原理(1)在互补式金氧半集成电路正常工作情形下；在集成电路正常工作情形下，VDD接5伏特的电压源，VSS接地。此时，因PMOS元件90与NMOS元件98的栅极是连接到它们各自的源极去，PMOS元件90与NMOS元件98是在关闭的状态。而NMOS元件12与PMOS元件14(参见图1)所组成的输出缓冲器则依前置级16的信号指示工作于推动输出信号到输出区20去。
此外，寄生的二极管DP60与Dn70提供输出信号电压钳制(Voltage Clamping)作用。当电压讯号在输出区20有过高或过低现象发生时，二极管DP60会钳制高电压准位到约VDD+O6伏特的最高准位，二极管Dn70会钳制低电压准位到约VSS-0.6伏特的最低准位。因此在正常工作情形下(VDD＝5V，VSS＝0V)，输出区20上的电压准位会被钳制在约5.6伏特到-0.6伏特之间。
(2)在静电放电情形下；当集成电路浮接时，最易被静电放电所破坏，而静电放电对集成电路的每一支脚而言，会有四种可能的放电模式PS，NS，PD，及ND模式(在发明背景中已有详述)，此时本发明所加入的PTLSCR元件30，NTLSCR元件50，以及寄生的二极管DP60与Dn70便会发挥保护的作用。
当PS模式的静电放电发生在输出区20时，此静电电压先会被传导到NTSCR元件50的阳极(P型浓布植区91，在图3中)，然后经由N型井区58再传到N浓布植区93，此N型浓布植区93也就是NMOS元件98的漏极，此静电电压会导致NMOS元件98漏极进入快反向击穿(snapback breakdown)来先钳制输出区上的电压。当快反向击穿发生在NMOS元件的漏极，击穿电流自N型井区58流向P型基底32会触发横向硅控整流器的导通，也就是把NTLSCR元件50给触发导通了。导通的NTLSCR元件50的维持(Holding)电压约在1～2伏特之间，且其导通电阻相当低，所以自输出区20便会有一旁通路径(经由此NTLSCR元件)把静电放电的电流旁通到VSS去。
此NTLSCR元件50具有很高的电能传导性，故其能够在较小的布局面积下，承受较高的静电放电电流。所以，输出缓冲器在PS模式静电放电情形下，可以被NTLSCR元件50有效地保护著。
当NS模式的静电放电发生在输出区20时，此负的静电电压会被传导到NMOS元件14的漏极，也就是(图3中)N型浓布植区53。寄生的二极管Dn70会正向导通来提供静电放电的电流路径，因此在输出垫上的的静电电压会被二极管Dn钳制住，因而保护了此输出缓冲器。二极管在正向导通情形下，也具有高的静电放电防护能力。
当PD模式的静电放电发生在输出区20时，此正的静电电压会被传导到PMOS元件12的漏极，也就是(图2中)P型浓布植区33。寄生的二极管DP60会正向导通来提供静电放电的电流路径，因此在输出区上的静电电压会被二极管DP钳制住，因而保护了此输出缓冲器。DP在正向导通下，也能提供高的静电放电防护能力。
当ND模式的静电放电发生在输出区20时，此负的静电电压会被传导到PTLSCR元件30的阴极(N型浓布植区72，在图2中)，然后经由P型基底32传到P型浓布植区80，此P型浓布植区也就是PMOS元件90的漏极。此负的静电电压会导致PMOS元件90的漏极进入快反向击穿来先钳制输出区上的负电压。当快反向击穿发生在PMOS元件90的漏极，此击穿电流自N型井区34流向P型基底32会触发横向硅控整流器的导通，也就是把PTLSCR元件30给触发导通了。导通的PTLSCR元件30的维持(Holding)电压约在-1～-2伏特之间。且导通电阻很低，所以自输出区20便会有一旁通路径(经由此PTLSCR元件)把静电放电的电流旁通到VDD去。此PTLSCR元件30具有很高的电能传导性，故其能够在较小的布局面积下承受较高的静电放电电流。所以，输出缓冲器在ND模式的静电放电情形下，可以被PTLSCR元件30有效地保护著。
E.结论本发明提出一个有效的静电放电防护电路来保护互补式金氧半输出缓冲器。此静电放电防护电路可与互补式金氧半输出缓中器在布局上紧密结合，故其能够在较小的布局面积下提供较高的静电放电防护能力。
互补式金氧半输出缓冲器内含有一个把输出准位提高的PMOS元件及一个把输出准位降低的NMOS元件。本发明的静电放电防护电路包含一个用PMOS元件触发的硅控整流器PTLSCR元件及一个用NMOS元件触发的硅控整流器NTLSCR元件。PTLSCR元件可与输出缓冲器内的PMOS元件合并在一起；NTLSCR元件可与输出缓冲器内NMOS元件合并在一起。此PTLSCR元件(NTLSCR元件)的导通电压等效于PMOS元件(NMOS元件)的快反向击穿电压而非原横向硅控整流器高的触发电压，故PTLSCR元件与NTLSCR元件可被设计得比互补式金氧半输出缓冲器内的PMOS元件与NMOS元件具有较低的静电放电导通电压，所以PTLSCR元件与NTLSCR元件可以有效地保护互补式金氧半输出缓冲器。在此发明中另有两个寄生的二极管DP与DN，亦被用来做静电放电防护之用。
四种模式的静电放电，PS，NS，PD，及ND模式，都被NTLSCR元件，Dn，DP，及PTLSCR元件一对一地防护著。
虽然本发明中加入了PTLSCR元件与NTLSCR元件，因这两元件先天上具有很高的静电放电承受能力，其所需的元件尺寸不用很大，再加上在布局上可与输出缓冲器内的元件合并在一起，所以本发明能够在较小的布局面积下提供较高的静电放电防护能力。
本发明的电路及元件结构相容于任一CMOS和Bi CMOS制程中，可适用于N型井区/P型基底，P型井区/N型基底，或是双井区(twin-well)的制程技术，增加了本发明的应用弹性。
以上所揭露的为本发明的设计思想及实施案例，但其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可作些许更动与润钸，也应属本发明的保护范围之内。
权利要求
1.一个具有静电防护能力的输出缓冲器，包括一薄氧化层PMOS元件及一薄氧化层NMOS元件，该PMOS元件的源极接到VDD电压源；该NMOS元件的源极接到VSS电压源，该PMOS元件与NMOS元件的漏极连接在一起并连接到一个输出区上；一个第一低电压触发硅控整流器连接于VDD与该输出垫之间，以防护ND模式的静电放电；一个第二低电压触发硅控整流器连接于该输出区与VSS之间以防护PS模式的静电放电；一个第一寄生二极管连接于VDD与输出区之间的防护PD模式的静电放电；以及一个第二寄生二极管连接于输出区与VSS之间以防护NS模式的静电放电。
2.根据权利要求1所述的具有静电防护能力的输出缓冲器，其特征在于，还具有一个P型井区/N型基底结构。
3.根据权利要求1所述的具有静电防护能力的缓冲器，其特征在于，还具有一个N型井区/P型基底结构。
4.根据权利要求1所述的具有静电妨护能力的输出缓冲器，其特征在于，所述第一低电压触发硅控整流器具有一横向硅控整流结构，其阳极连接到VDD，其阴极连接到该输出区，此第一低电压触发硅控整流器内含有一PMOS元件，此PMOS元件在其漏极快反向击穿时触发所述硅控整流器导通。
5.根据权利要求1所述的具有静电防护能力的输出缓冲器，其特征在于，所述第二低电压触发硅控整流器具有一横向硅控整流器结构，其阳极连接到输出区，其阴极连接到VSS，此第二低电压触发硅控整流器内含有一NMOS元件，此NMOS元件在其漏极快反向击穿时触发所述硅控整流器导通。
6.一种具有静电防护能力的输出缓冲器，其包括一个第一PMOS元件与一个第一NMOS元件，此两元件的漏极连接在一起且接到一个输出区，第一PMOS元件的源极接到第一参考电压源，第一NMOS元件的源极接到第二参考电压源；一个第一横向硅控整流器，其阳极接到第一参考电压，其阴极接到该输出区，并包含一个第二PMOS元件，此第二PMOS元件在其漏极快反向击穿时导通所述第一横向硅控整流器；以及一个第二横向硅控整流器，其阳极接到所述输出区，其阴极接到第二参考电压，并包含有一个第二NMOS元件，第二NMOS元件在其漏极快反向击穿时导通所述第二横向硅控整流器。
7.根据权利要求6所述的输出缓冲器，其特征在于，还包含一个第二寄生二极管，连接于所述输出区与第二参考电压之间。
8.根据权利要求6所述的输出缓冲器，其特征在于，还包含一个第二寄生二极管连接于所述输出区与第二参考电压之间。
9.一种用来提供集成电路输出缓冲器抗静电放电的半导体元件，包含一个第一低电压触发横向硅控整流器，该第一低电压触发横向硅控整流器做在一半导体基底上，其阳极接到一个第一参考电压，其阴极接到该集成电路的一个输出垫，第一低电压触发横向硅控整流器内含有一PMOS元件，该PMOS元件在其漏极快反向击穿时导通此第一低电压触发横向硅控整流器。
10.根据权利要求9所述的半导体元件，其特征在于，所述第一低电压触发横向硅控整器的阴极包含一N型浓布植区，在一N型井区内，共同做在一P型基底上。
11.根据权利要求9所述的半导体元件，其特征在于，所述第一低电压触发横向硅控整流器的阴极包含一N型浓布值区在一P型区内，共同做在一N型基底上。
12.根据权利要求9所述的半导体元件，其特征在于，所述PMOS元件的漏极横跨做在该半导体底与一第一井区的接面上，其源极横跨做在该半导体基底与一第二井区的接面上，该半导体基底是一第一型的布植，而该第一井区与该第二井区是一第二型的布植。
13.根据权利要求9项所述的半导体元件，其特征在于，所述PMOS元件的漏极是一P型浓布植区。
14.根据权利要求9所述的半导体元件，其特征征在于，还包含一薄氧化层PMOS元件，此薄氧化层PMOS元件与所述第一低电压触发横向硅控整流器合并在一起，此PMOS元件的漏极由平行的P型浓布植区做在同一半导体基底而成，且此薄氧化层PMOS元件在布局上与所述第一低电压触发横向硅控整流器平行并联。
15.根据权利要求9所述的半导体元件，其特征在于，其包含一第二低电压触发横向硅控整流器，与所述第一横向低电压触发横向硅控整流器做在同一半导体基底上，并且其阳极连接到所述输出区，其阴极连接到一个第二参考电压，第二低电压触发横向硅控整流器内含有一NMOS元件，此NMOS元件在其漏极快反向击穿时导通所述第二低电压触发横向硅控整流器。
16.根据权利要求15所述的半导体元件，其特征在于，所述第二低电压横向硅控整流流器的阳极是由一P型浓布植区在一N型井区内；做在同一P型基底上所组成。
17.根据权利要求15所述的半导体元件，其特征在于，所述第二低电压触发横向硅控整流器的阳极是由一P型浓布植区在一P型井区内，做在同一N型基底上所组成。
18.根据权利要求15所述的半导体元件，其特征在于，所述NMOS元件的漏极横跨做在所述半导体基底与一第一井区的接面上，其源极横跨做在该半导体基底与一第二井区的接面上，该半导体基底是一第一型的布植，而该第一井区与该第二井区为一第二型的布值。
19.根据权利要求15所述的半导体元件，其特征在于，所述NMOS元件的漏极为一N型浓布植区。
20.根据权利要求15所述的半导体元件，其特征在于，其还包含一薄氧化层NMOS元件，与所述第二低电压触发横向硅控整流器合并在一起，其中NMOS元件的漏极由平行的N型浓布植区做在同一半导体基底而成，且薄氧化层NMOS元件在布局上与所述第二低电压触发横向硅控整流器平行并联。
全文摘要
一种具有静电防护能力的输出缓冲器，其是在横向控整流器结构中插入一个短通道薄氧化层P MOS元件构成的PTLSCR元件，和一个在横向硅控整流器结构中插入一个短通道薄氧化层NMOS元件构成的NT LSCR元件构成；这些元件将横向硅控整流器的导通电压由原来的开关电压降低至这些金氧半导体元件的快反向击穿电压；电路还包括两个寄生二极管；即在输出缓冲器和VDD之间的二极管，和在输出缓冲器和VSS之间的二极管。
文档编号H01L29/74GK1152175SQ9511832
公开日1997年6月18日 申请日期1995年11月7日 优先权日1995年4月6日
发明者柯明道, 吴添祥 申请人:财团法人工业技术研究院