专利名称：晶体管的制造方法
技术领域：
本发明涉及晶体管的制造方法，即互补金属氧化物场效应晶体管(CMOS FET)。
半导体芯片的制造工艺的成本和成品率取决于多种因素。一个因素是工艺期间使用的掩模(掩模层)的数量。工艺中使用的掩模数量的增多通常增加了工艺的成本。另一个因素是工艺使用自对准处理步骤或未对准公差结构的程度。未对准公差结构为制造时与以前形成或随后形成的结构有高度的未对准公差的结构。显然，由于减少了因未对准而无法使用的芯片数量，自对准步骤或未对准公差结构增加了制造工艺的成品率。因此，通常优选减少掩模的数量并增加自对准步骤的数量以及在制造工艺中使用未对准公差结构。然而，这两个目的也必须相互平衡并且与工艺中需要的特征平衡。
参考示例性DRAM存储器芯片。在所述DRAM存储器芯片中，各种类型的逻辑电路提供了多种功能。例如，地址译码器译码地址线并访问存储器阵列中的DRAM单元，时钟发生器产生并处理各种时钟信号，刷新电路刷新存储阵列中的DRAM单元。与由一种类型的金属氧化物半导体场效应晶体管(MOSFET或FET)实现的存储器阵列中DRAM单元不同，这种DRAM存储器芯片中的逻辑电路通常由包括n型和p型FET(分别为nFET或pFET)的互补MOSFET(CMOS FET)实现。
CMOS电路中需要的一个特征是电路为双功函数电路。在这种电路中，nFET晶体管和pFET晶体管的栅电极的制备相互不同，由此它们可以优化为低功函数。由于具有较低功函数的晶体管使用比较高功函数晶体管更低的电压电平，因此前一晶体管使用的更低的电能，可以制备得尺寸更小并且开关速度更快。
要研究这种双功函数电路，就要考虑nFET或pFET晶体管。众所周知，这种晶体管的栅电极由至少一个栅氧化物和栅导体组成。栅导体通常为掺杂的多晶硅(也称为多晶硅)层。如果nFET或pFET的栅多晶硅层掺杂与栅电极下的沟道区相反类型的掺杂剂，那么栅的功函数低于栅多晶硅层掺杂有相同类型的掺杂剂时的功函数。然而，CMOS晶体管的沟道区可以为n掺杂或p掺杂的硅，取决于CMOS晶体管是pFET还是nFET。因此，要产生CMOS电路中最佳的功函数，nFET的栅多晶硅层为n掺杂，同时pFET的栅多晶硅层为p掺杂。由此所述CMOS电路具有双功函数。
集成电路中另一需要的特征是使用所谓的“无边界”(borderless)接触的能力，是由于无边界接触具有较高程度的未对准公差，并允许增加每单元面积的晶体管数量。无边界接触还减少了接触和栅电极之间短路的可能性。要形成无边界接触，用介质阻挡层将栅电极的相关部分覆盖。介质阻挡层通常为栅电极上表面上的介质帽盖层和要形成接触的栅电极两侧上的介质间隔层。由于这些介质阻挡层绝缘栅电极，因此接触和栅电极之间未对准引起短路的可能性很小。
根据本发明的一个特征，本发明提供一种在半导体本体的不同电隔离有源区域中制造第一和第二MOSFET晶体管的方法。每个晶体管有多层。第一层形成在有源区上。然后在第一有源区域上提供掩模，所述掩模限定了与第二有源区域共同延伸(coextensive)的开口。通过开口淀积材料形成第二层和第三层，所述第二和第三层与第二有源区域共同延伸。形成第一晶体管，第一层作为所述第一晶体管的多层中的一层，形成第二晶体管，第二和第三层作为第二晶体管的多层中的一对层。
因此，可以使用一个掩模淀积至少两层，以成为第二晶体管的一部分。因此，在一些实施例中，例如，需要除去有源区域内的栅氧化物和/或栅控制层形成新的栅氧化物或栅控制层，可以使用相同的掩模注入掺杂的阱作为一层，淀积栅氧化物和/或栅控制层作为另一层。
根据本发明的另一特征，第一层形成在第一和第二有源区域内，然后从第二有源区域上除去整个或部分第一层。第一层可以为第一栅氧化层。也可以淀积第一多晶硅层，第一多晶硅层为第一晶体管的多层中的一个。此时，掩模覆盖第一多晶硅层。第二层可以为第二栅氧化物层，第三层为第二多晶硅层。第一和第二多晶硅层中的一个为n掺杂的多晶硅层，第一和第二多晶硅层中的另一个为p掺杂的多晶硅层。第一栅氧化物和第二栅氧化物依次具有不同的厚度。
根据本发明的再一特征，半导体本体具有第一类型的掺杂剂，材料包括在半导体本体内形成掺杂阱的第二类型的掺杂剂，第二层为掺杂阱。
根据本发明的又一特征，在第一栅氧化物和多晶硅层以及半导体本体中腐蚀出沟槽，划分出第一和第二有源区域。由此形成第一界定的栅氧化物和与第一有源区域共同延伸的多晶硅层。然后在沟槽内淀积材料形成有源区隔离，有源区隔离在半导体本体上有顶表面。有源区隔离限定了第二有源区域并电隔离第二有源区域。在第一和第二有源区域上形成掩模层，选择除去它的一部分露出第二有源区域。有源区域隔离为掩模的一部分，部分或整个限定了开口。
根据本发明的还一特征，淀积材料在覆盖第一有源区域的掩模上和第二有源区内形成第四层，然后除去第四层的选择部分形成第二和第三层中的一个。使用化学机械抛光(CMP)工艺除去部分第四层以腐蚀第四层，直到第四层等于或低于有源区域隔离的上表面。
根据本发明的另一特征，通过腐蚀并构图第二栅氧化物和第二多晶硅层形成栅电极形成第二晶体管，栅电极和有源区隔离区域限定了第二有源区内的源和漏区，形成第二晶体管的源和漏区。在第一和第二有源区域上形成第二掩模层。除去掩模层的选择部分露出第二有源区域，其中掩模层和有源区域隔离一起形成限定了与第二有源区域共同延伸的开口的掩模。有源区域隔离整个或部分限定了开口。然后通过开口将掺杂剂材料注入到有源和漏区内，形成半导体本体中第二晶体管的源区和漏区。由此第二晶体管的源和漏区与有源区域隔离以及第二栅电极自对准。以类似的方式形成第一晶体管。
根据本发明的又一特征，介质层淀积在第二多晶硅层上。因此，当腐蚀并构图第二栅氧化物和第二多晶硅层形成第二栅电极时，腐蚀并构图介质层，在第二栅电极中的第二多晶硅层上形成介质帽盖。因此，在一些实施例中，例如，需要除去第二有源区域内的第一多晶硅和/或栅氧化层，用第二多晶硅和/或栅氧化层代替。因此，这里，代替除去第二有源区域内的介质帽盖以便除去第一多晶硅和/或栅氧化层，不形成介质层，直到淀积第二栅控制和/或栅氧化层之后。此外，由于腐蚀并构图栅氧化物和多晶硅层形成栅电极时形成介质帽盖，因此介质帽盖与栅电极自对准。
根据本发明的再一特征，形成与第二栅电极一侧相邻的介质间隔层。介质间隔层从介质帽盖延伸到与第二栅电极一侧相邻的源和漏区中的一个。然后形成到源和漏区中一个的导电接触，导电接触通过栅帽盖和介质间隔层与第二栅电极电隔离。
根据本发明的还一特征，在淀积介质层之前除去至少部分覆盖第一有源区域的掩模，介质层淀积在第一有源区域内的第一多晶硅层上。对于第二有源区域内的介质帽盖，当腐蚀并构图第一栅氧化物和第一多晶硅层形成第一栅电极时，腐蚀并构图介质层，在第一栅电极中的第一多晶硅层上形成第二介质帽盖。以相同的方式形成第二晶体管的源和漏区，形成第一晶体管还包括提供第三掩模形成半导体本体中第一晶体管的源和漏区，通过第三掩模在半导体本体中注入材料形成第一晶体管的源和漏区。
根据本发明的又一特征，形成与第一栅电极一侧相邻的介质间隔层。介质间隔层从第二介质帽盖延伸到与第一栅电极一侧相邻的源和漏区中的一个。然后形成到第一晶体管源和漏区中一个的导电接触，导电接触通过第二介质帽盖和介质间隔层与第一栅电极隔离。
通过以下对优选实施例包括附图的介绍以及权利要求书，本发明的其它特点和优点将变得很显然。
图1A-1H为根据本发明的器件制造工艺的一个实施例的各阶段半导体器件的图示剖面图，其中半导体器件包括双功函数的CMOS晶体管。
图1B’为根据本发明的器件制造工艺的一个实施例的一个阶段半导体器件的图示剖面图，其中半导体器件包括双功函数的CMOS晶体管。
图2A-2F为根据本发明的器件制造工艺的一个实施例的各阶段半导体器件的图示剖面图，其中半导体器件包括具有无边界接触的双功函数的CMOS晶体管。
图2C’为根据本发明的器件制造工艺的一个实施例的一个阶段半导体器件的图示剖面图，其中半导体器件包括具有无边界接触的双功函数的CMOS晶体管。
图3为根据本发明的器件制造工艺的一个实施例的一个阶段半导体器件的图示剖面图，其中半导体器件包括双功函数的CMOS晶体管和具有无边界接触的动态随机存取存储单元。
下面详细地介绍制造晶体管的制造工艺的一个实施例，然而根据一些实施例简要地介绍制造如CMOS晶体管的两个MOSFET晶体管。通过例如在衬底内形成有源区隔离划分出第一晶体管的第一有源区域和第二晶体管的第二有源区域。第一有源区域包括与第一有源区共同延伸的材料层的第一界定层。要形成材料的第一界定层，在形成有源区域隔离之前可以形成例如第一材料层，然后有源区域隔离的形成工艺划分出的第一材料层。第一材料层可以为栅氧化物和掺杂的多晶硅层。
然后在第一和第二有源区域上形成掩模层，除去选择的部分掩模层露出第二有源区域。然后使用有源区隔离和/或掩模层，在第二有源区域内形成与第二有源区域共同延伸的材料的第二和第三界定层，划分出材料的第二界定层。材料的第二和第三界定层包括栅氧化物和掺杂的多晶硅层。所述第二和第三材料层优选与形成第一晶体管的部分层的第一有源区域中对应层特性不同。例如，第二材料层中的多晶硅层可以不同地掺杂，第二材料层中的栅氧化物可以有不同的栅氧化物厚度，或者第二材料层可以包括掺杂阱注入。使用材料的第一和第二界定层，可以形成第一和第二晶体管。
在一些实施例中，在构图和腐蚀第一和第二材料层形成栅电极之前，介质层也可以形成在第一有源区域和/或第二有源区域内。当腐蚀和构图第一和第二材料层形成栅电极之前，也腐蚀和构图介质层形成栅电极的介质帽盖。形成介质帽盖之后，形成源和漏区，后接形成与至少要形成无边界接触的那部分栅电极相邻的间隔层。然后具有介质帽盖和绝缘栅电极的间隔层的晶体管已可以形成无边界接触。
现在详细地介绍MOSFET晶体管的制造工艺的实施例。图1A图示出半导体衬底10，这里为未掺杂的硅晶片，其中已形成了p掺杂的阱(p阱)11。在半导体衬底上，已形成了栅氧化层12和p掺杂的多晶硅层14。栅氧化层12可以为例如热生长的二氧化硅(SiO2)层，厚度约30-100埃，优选50埃。例如通过化学汽相淀积技术淀积多晶硅层14，厚度约100-1000埃，优选约400埃。N掺杂的多晶硅层14与P阱11的掺杂剂类型相反，并形成nFFT晶体管60的栅控制层(图2F中所示)。
掩模层16也形成在n掺杂的多晶硅层14上。这里，掩模层16为如氮化硅(Si3N4)层的介质层，通过低压化学汽相淀积生长，厚度约2,000埃厚。使用常规的光刻腐蚀技术腐蚀并构图掩模层16，开出多个开口18，形成所谓的浅沟槽隔离(STI)形式的有源区隔离。对图1A中的结构进行腐蚀工艺，例如本领域公知条件下的反应离子腐蚀(RIE)工艺。参考图1B，RIE工艺在部分多晶硅层14、栅氧化物12以及由开口18露出的衬底10中腐蚀浅沟槽20，这里约2400埃深。
图1B’图示出已形成浅沟槽20之后晶片10的俯视图。浅沟槽20的内周边20’划分出有源区域24A和24B。浅沟槽20的内周边20’以此方式与有源区域24A和24B的外周边对准和重合。换句话说，浅沟槽20的内周边20’与有源区域24A和24B的外周边共同延伸。在有源区域24A中，将形成nFET晶体管，在有源区域24B中，将形成pFET晶体管，如下所述。当在有源区域24A中形成nFET晶体管时，由浅沟槽20限定并与有源区域24A共同延伸的部分栅氧化层12和n掺杂的多晶硅层14用于形成nFET晶体管的栅电极，如下所述。
参考图1C，接下来通过常规的热氧化技术钝化沟槽20，并用场氧化物填充，例如原硅酸四乙酯(TEOS)或高密度等离子体氧化物(HDP)，形成浅沟槽隔离(STI)或有源区隔离22。由于有源区隔离22形成在沟槽20内，有源区隔离22的内周边与有源区域24A和24B共同延伸。
有源区隔离22的上表面位于衬底10的上表面上。这样提供了一些优点。例如，在随后的处理步骤期间(例如，当抛光有源区隔离22时)，在有源区隔离22和相邻的结构之间的表面边界上形成草皮(divot)。如果有源区隔离22的上表面不位于衬底10的表面上，那么草皮将局部地位于衬底10内。所述草皮导致较高的器件泄露。
接下来通过化学机械抛光(CMP)工艺处理图1C中的结构，平面化结构的上表面。参考图1D，这里为氮化硅(Si3N4)的另一掩模层26淀积在晶片10上。使用常规的光刻腐蚀技术腐蚀并构图掩模层26，通过开口28露出有源区24B，同时覆盖有源区24A。以此方式，掩模层26允许处理有源区24B，同时保护晶体管24A。在另一实施例中，代替氮化硅掩模，可以使用光刻掩模。
应该指出掩模层26和有源区隔离22一起形成覆盖第一有源区域并限定与第二有源区24B外周边共同延伸的开口的掩模。在所述掩模中，有源区隔离22部分或整个限定与第二有源区24B共同延伸的开口，因此开口28不需要与有源区24B共同延伸，仅需要覆盖有源区24A。换句话说，开口28不需要与有源区域24A的外周边精确对准和重合。因此，掩模层26的光刻腐蚀有高度的未对准公差。
参考图1E，接下来将图1D所示的结构暴露到腐蚀剂，除去有源区24B中的氮化硅层16和p掺杂的多晶硅层14。腐蚀工艺还除去有源区24B中部分或整个栅氧化物12。由有源区隔离22将腐蚀工艺(结合掩模层26，如果掩模层26延伸到有源区24B的外周边)限制到有源区24B。换句话说，有源区隔离22和掩模层26一起作为掩模，将腐蚀工艺限制到有源区24B。因此，腐蚀工艺不影响有源区域24A中的p掺杂的多晶硅层14或栅氧化层12，是由于它们由掩模层26保护。
以上腐蚀工艺之后，对衬底10进行离子注入工艺，用n掺杂剂注入衬底10，穿过栅氧化层12的其余部分形成n阱30。进行以上腐蚀工艺时，注入工艺期间，掩模层26和有源区绝缘22(如果有的话)限制了对有源区24B的n掺杂剂离子注入。然后加热图1F中的结构，激活掺杂剂离子。此外，湿法腐蚀结构除去有源区24B中其余的栅氧化层12。同样在所述情况中，掩模层26和有源区绝缘22(如果有的话)限制了对有源区24B的腐蚀工艺。
参考图1F，然后在有源区24B中生长新的栅氧化层32。接下来在晶片上淀积p掺杂的多晶硅层34，填充栅氧化物32上的区域。处理p掺杂的多晶硅层34形成有源区24B中pFET晶体管62(图2F所示)的栅控制层(图2F所示)，如下所述。因此，介绍的实施例提供了pFET晶体管62(图2F所示)的栅电极，具有与沟道区掺杂剂类型相反的多晶硅栅控制层。
参考图1G，然后对图1F中的结构进行化学机械抛光(CMP)工艺，腐蚀并平面化过量的多晶硅层直到掩模层26。然后结构再暴露到腐蚀剂，以相同的速率除去掩模层26和p掺杂的多晶硅层34。这里的腐蚀剂为phosphorone(即，磷酸H3PO4)。(在其它实施例中，可以使用等离子体腐蚀，例如化学下游腐蚀(CDE)，首先除去多晶硅层34，接下来除去掩模层26。)参考图1H，然后对图1G中的结构进行腐蚀工艺，选择性地腐蚀氮化硅，但不显著或根本不影响多晶硅。因此，腐蚀有源区24A内的氮化硅层16，同时p掺杂的多晶硅层34基本上保持完好无损。
此时，在两个有源区24A、24B中的多晶硅层14、34减少到等于或低于有源区隔离22的上表面的位置。此时，与有源区域24B共同延伸的部分n掺杂的多晶硅层34保留在有源区域24B内。所述部分n掺杂的多晶硅层34基本上由划分出有源区域24B的有源区隔离22定界。显然，以上介绍的工艺不需要n掺杂的多晶硅层34的界定部分与有源区24对准。换句话说，工艺自对准。
总而言之，以上介绍的工艺在有源区24A、24B的每一个中制备出栅氧化层和多晶硅层，可以腐蚀和构图形成两个互补CMOS晶体管的栅电极。工艺提供了由与对应的沟道区相反类型的掺杂剂掺杂的多晶硅层14、34，由此提供了最佳的功函数。此外，以上工艺能使用相同的掩模形成n掺杂的多晶硅层34和n阱30。以此方式，获得掩模数量的节约。此外，以上介绍的工艺提供了不同层的自对准。例如，n阱30与有源区24B和有源区隔离22自对准。n掺杂的多晶硅层34与有源区24B和有源区隔离22自对准。
此外，如下所述，当使用n掺杂的多晶硅层34形成有源区24B内的栅电极时，n掺杂的多晶硅层24与栅电极自对准。
参考图2A-2F，现在介绍在晶体管区域24A、24B内形成晶体管以及形成连接到这些晶体管的源和/或漏区的无边界接触的工艺。
参考图2A，使用如化学汽相淀积等的常规工艺在图1H的结构上淀积较薄的未掺杂的多晶硅层36，这里为100-200埃厚。平面化之后，接下来使用如化学汽相淀积等的常规工艺在未掺杂的多晶硅层36上淀积导电层38，这里为硅化钨(WSi2)。通常使用导电层38将形成在有源区24A、24B内的晶体管栅电极连接到衬底10上的其它晶体管或器件。
在导电层38之前淀积未掺杂的多晶硅层36，以改善导电层38和衬底10上以前形成的结构之间的粘附性。来自多晶硅层14、34的掺杂剂分子渗入到多晶硅层36内，增加了多晶硅层36的电导率。因此渗透产生导电层38和多晶硅层14、34之间良好的电连接。
由于多晶硅层36未掺杂，或掺杂很少，如果有的话，来自多晶硅层36的杂质渗透到多晶硅层14、34内。因此，多晶硅层36不显著，或根本不改变形成在有源区24A和24B内晶体管的功函数。此外，要减少来自层14、34中一个的掺杂剂分子交叉污染层14、34中的另一个，未掺杂的多晶硅层36的厚度和有源区24A和24B的距离之间的比值使来自层14、34中一个的掺杂剂分子对层14，34中的另一个的任何污染保持在要求的范围内。
形成导电层38之后，使用如化学汽相淀积等的常规工艺在衬底10上淀积介质层40，这里为氮化硅(Si3N4)。参考图2B，然后使用常规技术腐蚀并构2A中显示的结构形成栅电极42、44。形成栅电极42、44的工艺期间，同时腐蚀并构图介质层40，并使用栅电极的相同掩模，在栅电极42、44上形成介质帽盖40A、40B。由于介质帽盖40A、40B在形成栅电极的相同步骤中形成，因此两者使用相同的掩模。此外，由于介质帽盖40A、40B与栅电极42、44在相同的步骤中形成并使用与栅电极42、44相同的掩模，因此形成介质帽盖40A、40B的工艺为自对准工艺。
参考图2C，接下来在有源区24B中形成源和漏区48。要这样做，在图2B所示的结构上形成离子注入掩模46，由此覆盖有源区域24A，晶体管24B保持暴露。还参考图2C’，有源区隔离22和栅电极44划分出形成源和漏区48的注入窗口48A、48B。不需要使用离子注入掩模46来划分注入窗口48A、48B。仅需要离子注入掩模46覆盖有源区24A。因此形成离子注入掩模26使用的工艺为高度未对准的公差，是由于它不需要与以前形成的结构对准便可划分注入窗口48A、48B。
形成离子注入掩模26之后，对所得结构进行离子注入工艺，注入适当的p型掺杂剂在有源区24B内形成源和漏区48。形成源和漏区48之后，例如使用腐蚀剂除去离子注入掩模46。
下面参考图2D，使用常规的工艺，在衬底10上形成第二离子注入掩模50。第二离子注入掩模50覆盖有源区24B。采用离子注入掩模46，不使用第二离子注入掩模50来划分要形成源和漏区52的注入窗口，其仅需要覆盖有源区24B。因此，形成第二离子注入掩模50的工艺具有高度未对准公差。
形成第二离子注入掩模50之后，对所得结构进行离子注入工艺，注入适当的n型掺杂剂在有源区24A内形成源和漏区52。形成源和漏区52之后，例如使用腐蚀剂除去离子注入掩模50。
此时，两个晶体管60、62已分别形成在有源区24A、24B内。形成晶体管60、62的栅电极42、44，使它们的每一个有一个介质帽盖(分别为介质帽盖40A、40B)。
参考图2E，为了形成无边界接触，使用常规的工艺与栅电极42、44相邻地形成介质间隔层48，这里为氮化硅(Si3N4)间隔层。介质间隔层48从介质帽盖40A、40B延伸到源和漏区48、52。结合介质帽盖40A、40B，介质间隔层48覆盖介质材料中的栅电极42、44，由此将栅电极42、44与任何要形成的无边界触点绝缘。
参考图2F，接下来使用常规工艺形成源和漏无边界触点54。简而言之，要形成接触，淀积导电层，这里为掺杂的多晶硅层。然后使用常规的光刻腐蚀技术腐蚀和构图导电层形成接触54。由于栅电极42、44由介质帽盖40A、40B和间隔层48覆盖，由于任何可能的未对准引起的接触54与栅电极42、44短路的可能性显著减小。无边界接触一般可使单位面积内有高密度晶体管。
以上介绍的工艺使用了几个自对准步骤和未对准公差结构。因此，由于工艺具有高未对准公差，因此工艺提供了高成品率。此外，以上介绍的工艺具有使用的掩模数少于一些现有技术工艺的掩模数，同时提供了双功函数晶体管和无边界接触的优点。
其它的实施例在下面权利要求书的范围内。
例如，在以上介绍的工艺中，栅氧化层32可以形成与栅氧化层12具有不同的厚度(更厚或更薄)。此时，两个晶体管形成有两个不同的栅氧化物厚度，不需要任何附加的掩模。两个晶体管可以为n型或p型晶体管，或晶体管中的一个可以为n型晶体管，另一个为p型晶体管。
在一些实施例中，参考图3，参考图1A-1H和2A-2F介绍的工艺也可以形成衬底10上DRAM单元的FET晶体管，例如晶体管70。在图3所示的结构中，CMOS晶体管60、62不形成无边界接触(即，不对晶体管60、62进行参考图2F介绍的工艺步骤)。然而，形成接触FET晶体管70的漏区74的无边界接触72。注意在形成以上结构之前，即，形成晶片10中的p阱11的步骤之前，使用常规的工艺形成连接到FET晶体管70源区的沟槽电容器C。
形成无边界接触72之后，硼磷硅玻璃(BPSG)层76淀积在衬底的整个结构上。使用常规的光刻技术，在硼磷硅玻璃层76中腐蚀出多个通孔78形成接触。在源/漏区48和52中掺杂接触区之后，在源/漏区48和52中形成硅化层以减小这些区域中的接触电阻。然后以任何常规的方式将钨(W)淀积在通孔78中，形成源/漏区48和52的接触。然后以任何常规的方式进一步处理结构形成其它的层和如互连层和键合焊盘等的结构。
权利要求
1.在半导体本体的不同的电隔离的有源区域中制造第一和第二MOSFET晶体管的方法，每个晶体管有多层，包括在有源区域上形成第一层；在第一有源区域上提供掩模，所述掩模限定了与第二有源区域共同延伸的开口；通过开口淀积材料形成第二层和第三层，所述第二和第三层与第二有源区域共同延伸；形成第一晶体管，第一层作为所述第一晶体管多层中的一层，形成第二晶体管，第二和第三层作为第二晶体管的多层中的一对层。
2.根据权利要求1的方法，其中第一层形成在第一和第二有源区域内，该方法还包括从第二有源区域上除去整个或部分第一层。
3.根据权利要求1的方法，还包括形成有源区域隔离，限定第二有源区域，并电隔离第二有源区域，其中掩模包括有源区域隔离和至少部分限定开口的有源区域隔离。
4.根据权利要求3的方法，还包括在所述第一和第二有源区域上形成掩模层，除去所述掩模层的选择部分露出所述第二有源区域，其中掩模层和有源区域一起形成掩模。
5.根据权利要求4的方法，还包括在所述第一层和所述半导体本体中腐蚀出沟槽，划分出第一和第二有源区域，由此形成与第一有源区域共同延伸的第一界定层，在所述沟槽内淀积材料形成有源区隔离，有源区隔离的上表面在所述半导体本体之上。
6.根据权利要求5的方法，还包括淀积材料在覆盖第一有源区域的掩模上和在第二有源区内形成第四层，除去部分第四层形成第二和第三层中的一个。
7.根据权利要求6的方法，其中除去部分第四层包括使用化学机械抛光(CMP)工艺腐蚀第四层，直到第四层等于或低于有源区域隔离的上表面。
8.根据权利要求1的方法，其中半导体本体有第一类型的掺杂剂，所述材料包括在半导体本体中形成掺杂阱的第二类型的掺杂剂，第二层为掺杂的阱。
9.根据权利要求1的方法，其中第一层为第一栅氧化层，该方法还包括淀积第一多晶硅层，第一多晶硅层为第一晶体管的多层中的一个，其中掩模覆盖了第一多晶硅层，其中第二层为第二栅氧化物层，第三层为第二多晶硅层，其中形成第一晶体管包括腐蚀和构图第一栅氧化物和第一多晶硅层形成第一栅电极，其中形成第二晶体管包括腐蚀和构图第二栅氧化物和第二多晶硅层形成第二栅电极。
10.根据权利要求9的方法，其中所述第一和第二多晶硅层中的一个包括n掺杂的多晶硅层，所述第一和第二多晶硅层中的另一个包括p掺杂的多晶硅层。
11.根据权利要求9的方法，其中第一栅氧化层和第二栅氧化层具有不同的厚度。
12.根据权利要求9的方法，还包括在第二多晶硅层上淀积介质层，其中当腐蚀和构图第二栅氧化物层和第二多晶硅层形成第二栅电极时，腐蚀和构图介质层在第二栅电极中的第二多晶硅层上形成介质帽盖。
13.根据权利要求12的方法，其中形成第二晶体管还包括提供第二掩模，在半导体本体中形成第二晶体管的源和漏区，通过第二掩模在半导体本体中注入材料，形成第一晶体管的源和漏区，该方法还包括形成与第二栅电极一侧相邻的介质间隔层，介质间隔层从介质帽盖延伸到与第二栅电极一侧相邻的源和漏区中的一个，以及形成到所述源和漏区中一个的导电接触，导电接触通过介质帽盖和介质间隔层与第二栅电极电隔离。
14.根据权利要求12的方法，还包括在淀积介质层之前除去至少部分覆盖第一有源区域的掩模，其中介质层淀积在第一有源区内的第一多晶硅层上，当腐蚀并构图第一栅氧化物和第一多晶硅层形成第一栅电极时，腐蚀并构图介质层，在第一栅电极中的第一多晶硅层上形成第二介质帽盖。
15.根据权利要求13的方法，其中形成第一晶体管还包括提供第三掩模形成半导体本体中第一晶体管的源和漏区，通过第三掩模在半导体本体中注入材料形成第一晶体管的源和漏区，该方法还包括形成与第一栅电极一侧相邻的介质间隔层，介质间隔层从第二介质帽盖延伸到与所述第一栅电极一侧相邻的第一晶体管的源和漏区中的一个，以及形成到所述源和漏区中一个的导电接触，导电接触通过第二介质帽盖和介质间隔层与第一栅电极隔离。
16.在半导体本体的不同的电隔离的有源区域中制造第一和第二MOSFET晶体管的方法，每个晶体管有多层，包括在有源区域的半导体本体上淀积第一栅氧化层和第一多晶硅层；在所述第一栅氧化物和多晶硅层以及所述半导体本体中腐蚀出沟槽，划分出第一和第二有源区域，由此形成第一界定的栅氧化物和与第一有源区域共同延伸的多晶硅层；在所述沟槽内淀积材料形成有源区隔离，有源区隔离的上表面在所述半导体本体之上；在所述第一和第二有源区域上形成掩模层；除去所述掩模层的选择部分露出所述第二有源区域，其中掩模层和有源区域隔离一起形成掩模，限定了与第二有源区域共同延伸的开口，有源区域隔离部分或整个限定了所述开口；通过开口淀积材料形成第二栅氧化层和第二多晶硅层，所述第二栅氧化层和第二多晶硅层与所述第二有源区域共同延伸；形成第一晶体管，第一界定的栅氧化物和多晶硅层作为第一晶体管多层的一对层，形成第二晶体管，第二栅氧化层和第二多晶硅层作为第二晶体管多层的一对层。
17.根据权利要求16的方法，还包括从第二有源区域上除去整个或部分第一栅氧化层。
18.根据权利要求16的方法，还包括通过开口淀积材料在掩模上和在第二有源区内形成第四层，以及除去部分第四层形成第二栅氧化物和第二多晶硅层中的一个。
19.根据权利要求18的方法，其中除去部分第四层包括使用化学机械抛光(CMP)工艺腐蚀第四层，直到第四层等于或低于有源区域隔离的上表面。
20.根据权利要求16的方法，其中半导体本体具有第一类型的掺杂剂，该方法还包括通过开口注入第二种类型的掺杂剂在半导体本体中形成掺杂的阱，掺杂的阱具有与第二有源区域共同延伸的外边界。
21.根据权利要求16的方法，其中所述第一和第二多晶硅层中的一个包括n掺杂的多晶硅层，所述第一和第二多晶硅层中的另一个包括p掺杂的多晶硅层。
22.根据权利要求16的方法，其中第一栅氧化层和第二栅氧化层具有不同的厚度。
23.根据权利要求16的方法，其中形成第二晶体管包括腐蚀并构图第二栅氧化物和第二多晶硅层形成栅电极，栅电极和有源区隔离区域限定了第二有源区内的源和漏区，用于形成第二晶体管的源和漏区；在所述第一和第二有源区上形成第二掩模层；除去所述掩模层的选择部分露出所述第二有源区域，其中掩模层和有源区域隔离一起形成掩模，限定了与第二有源区域共同延伸的第二开口，有源区域隔离整个或部分限定了第二开口；通过第二开口将掺杂剂材料注入到有源和漏区内形成半导体本体内第二晶体管的源区和漏区。
24.根据权利要求23的方法，还包括在第二多晶硅层上淀积介质层，其中当腐蚀和构图第二栅氧化物和第二多晶硅层形成第二栅电极时，腐蚀和构图介质层在第二栅电极中的第二多晶硅层上形成介质帽盖。
25.根据权利要求24的方法，还包括形成与第二栅电极一侧相邻的介质间隔层，介质间隔层从介质帽盖延伸到与第二栅电极所述侧相邻的源和漏区中的一个，以及形成到所述源和漏区中一个的导电接触，导电接触通过介质帽盖和介质间隔层与第二栅电极电隔离。
26.根据权利要求25的方法，形成第一晶体管还包括腐蚀并构图第一栅氧化物和第一多晶硅层以形成第二栅电极，第二栅电极和有源区域隔离限定了第一有源区域中的第二源和漏区，用于形成第二晶体管的源和漏区，该方法还包括在所述第一和第二有源区域上形成第三掩模层；除去所述第二掩模层的选择部分露出所述第一有源区域，其中掩模层和有源区域隔离一起形成掩模，限定了与第一有源区域共同延伸的第三开口，有源区域隔离整个或部分限定了第二开口；通过第三开口将掺杂剂材料注入到第二源和漏区内形成半导体本体内第一晶体管的第二源区和漏区。
27.根据权利要求26的方法，还包括在淀积介质层之前除去至少部分覆盖第一有源区域的掩模，其中介质层淀积在第一有源区内的第一多晶硅层上，当腐蚀并构图第一栅氧化物和第一多晶硅层形成第一栅电极时，腐蚀并构图介质层在第一栅电极中的第一多晶硅层上形成第二介质帽盖。
28.根据权利要求27的方法，还包括形成与第一栅电极一侧相邻的第二介质间隔层，第二介质间隔层从第二介质帽盖延伸到与所述第一栅电极一侧相邻的第二源和漏区中的一个，以及形成到所述第二源和漏区中一个的第二导电接触，第二导电接触通过第二介质帽盖和第二介质间隔层与第一栅电极电隔离。
全文摘要
提供一种在半导体本体的不同的电隔离的有源区域中制造第一和第二MOSFET晶体管的方法。每个晶体管有多层。第一栅氧化层和第一多晶硅层淀积在有源区域上的半导体本体上。划分出第一和第二有源区,由此形成与第一有源区域共同延伸的第一界定的栅氧化层和多晶硅层。淀积材料形成有源区域隔离,有源区域隔离的顶表面在所述半导体本体以上。然后在所述第一和第二有源区域上形成掩模层,除去它的选择部分露出所述第二有源区域。形成第二栅氧化层和第二多晶硅层,所述第二层和第二多晶硅层与第二有源区域共同延伸。形成第一晶体管和第二晶体管。
文档编号H01L21/8242GK1251470SQ9912310
公开日2000年4月26日 申请日期1999年10月20日 优先权日1998年10月20日
发明者R·伦加拉亚, J·贝因特纳尔, U·格吕宁, H·O·约阿希姆 申请人:西门子公司