的半导体结构的一部分的等距视图。图8B提供了从图8A的横截线I得到半导体结构的截面图。所示的是伪多晶硅210、氮化物间隔件212和伪隔离氧化物214。组成OD鳍208的沟道材料可以包括具有N阱注入的Ge。
[0046]再次参考图3，源极/漏极模块工艺(操作114)可以包括源极/漏极外延生长操作(操作134)、源极/漏极注入操作(操作136)、以及沉积和蚀刻层间电介质(操作138)。
[0047]图9A示出了在源极/漏极外延生长操作(图3的操作134)和源极/漏极注入操作(图3的操作136)之后的半导体结构的等距视图。图9B提供了从图9A的横截线I所得的半导体结构的截面图。所示的是外延和P+注入之后的源极/漏极材料216。
[0048]图1OA示出了在沉积和蚀刻层间电介质(图3的操作138)之后的半导体结构的一部分的等距视图。图1OB提供了从图1OA的横截线I得到的半导体结构的截面图。所示的是沉积的层间电介质材料218。
[0049]再次参考图3，去除多晶硅栅极模块工艺(操作116)包括去除伪多晶硅/隔离氧化物(操作140)以及沉积和CMP隔离氧化物/高k/金属栅极(操作142)。MEOL模块工艺(操作122)可以包括MO光刻和蚀刻操作(操作144)、硅化(操作146)、以及MO沉积和CMP (操作 148)。
[0050]图1lA示出了 MEOL模块工艺(图3的操作122)之后的半导体结构的一部分的等距视图。图1lB提供了从图1lA的横截线I得到的半导体结构的截面图。这些图示出了在源极区和漏极区之上的添加的MO金属材料220和硅化物222，也示出了沉积的金属栅极材料224。第一晶体管层的顶面226具有图案化的部件，并且其由诸如金属栅极、氮化物间隔件、MO金属和ILDO氧化物的一些非均质材料组成。
[0051]再次参考图3，沉积缓冲层和CMP工艺(操作119)导致粘合/缓冲层沉积到第一晶体管层的顶面上以产生均匀的、非图案化的、无形貌的且用于晶圆接合的均匀表面。在这个实例中，考虑到随后蚀刻和填充的接触件的深度，用于这个层的合适的厚度是约1nm?20nmo
[0052]图12A示出了在沉积缓冲层和CMP工艺(图3的操作119)之后的半导体结构的一部分的等距视图。图1lB提供了从图1lA的横截线I得到的半导体结构的截面图。这些图示出了第一晶体管层228的掩埋氧化物204和粘合/缓冲层230。
[0053]图4是示出了用于产生具有两个半导体器件层的多层半导体结构的另一示例性方法的工艺流程图。该示例性方法包括提供SOI晶圆或位于衬底上的接合掩埋氧化物和第一沟道材料(操作100);在缓冲层上制造具有毯式顶面的第一半导体层(操作102) ^fSOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面(操作104);在SOI衬底上制造第二器件层(操作106);以及完成具有接线和金属化层的半导体结构(操作108)。图4的示例性方法与图2的示例性方法相似，但是提供了与可以如何将第二半导体衬底接合至第一半导体器件的表面相关的特定实例。
[0054]具体地，参考图4，在这个实例中，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面包括提供独立的衬底(操作150)。作为一个实例，衬底可以包括具有激活的Be掺杂剂的GaAs。图13示出了独立的衬底232的等距视图。在这个实例中，衬底包括具有P阱注入的GaAs。
[0055]再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面还包括将无缺陷的掩埋氧化物层沉积到衬底上(操作152)。图14示出了具有沉积的掩埋氧化物234的衬底232的等距视图。在这个实例中，掩埋氧化物包括Al203、Hf02、S12或一些其他合适的氧化物材料。在这个实例中，该层的厚度为约1nm?20nm。
[0056]再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面还包括注入H2/He (操作154)。图15示出了经历H2/He注入的沉积的掩埋氧化物234和衬底232的等距视图，从而将H2/He236引入GaAs衬底232到水平面238的位置，进而弱化界面原子的结合。
[0057]再次参考图4，在操作156中，发生掩埋氧化物层的顶面与第一晶体管层的顶部毯式面的接合。图16提供了使用箭头239示出的将掩埋氧化物层234的顶面240接合至第一晶体管层的顶部毯式面242。应该平坦化两个接合表面240、242以最小化表面粗糙度，并且清洗表面以在接合之前去除颗粒。
[0058]再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部图案化表面还包括退火操作以固结接合界面(操作158)。图17示出了退火操作之后半导体结构的等距视图。所示的是在接合晶圆244、接合表面240、242以及第一晶体管层246的晶圆中的衬底232、掩埋氧化物234和H2/He注入层水平面238。
[0059]再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部图案化表面还包括在H2Afe注入层水平面处劈开晶圆(操作160)。图18示出了在晶圆劈开操作之后的半导体结构的等距视图。衬底232已经在H2/He注入层水平面238处被劈开。
[0060]再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部图案化表面还包括GaAs CMP (操作162)以减小GaAs衬底的尺寸。图19示出了 GaAs CMP之后的半导体结构的等距视图。实施用于GaAs沟道材料的CMP以使第二沟道材料达到目标厚度248。
[0061]图5是示出了用于产生具有两个半导体器件层的多层半导体结构的另一示例性方法的工艺流程图。该示例性方法包括提供SOI晶圆或位于衬底上的接合掩埋氧化物和第一沟道材料(操作100)，在缓冲层上制造具有毯式顶面的第一半导体层(操作102) JfSOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面(操作104)，在SOI衬底上制造第二器件层(操作106)，以及完成具有接线和金属化层的半导体结构(操作108)。图5的示例性方法与图2的示例性方法相似，但是提供与制造第二半导体层相关的特定实例。
[0062]具体地，在这个实例中，在第二半导体器件层中制造器件包括氧化(“0D”)模块工艺(操作164)、栅极模块工艺(操作166)、源极/漏极模块工艺(操作168)、去除多晶硅栅极模块工艺(操作170)、以及中段制程(“ME0L”)模块工艺(操作172)。
[0063]OD模块工艺(操作164)可以包括多个重复的隔离氧化物沉积和平坦化，光刻和蚀刻操作(操作174),以及扩散/离子注入操作(操作176),诸如P阱或N阱注入、P+注入和N+注入。
[0064]栅极模块工艺(操作166)包括诸如沉积隔离氧化物材料(操作178)、沉积伪多晶硅(操作180)、光刻/蚀刻伪多晶硅(操作182)、蚀刻隔离氧化物材料(操作184)、以及形成氮化物间隔件(操作186)的操作。
[0065]源极/漏极模块工艺(操作168)可以包括源极/漏极外延生长操作(操作188)、源极/漏极注入操作(操作190)、以及沉积和蚀刻层间电介质(操作192)。
[0066]去除多晶硅栅极模块工艺(操作170)包括去除伪多晶硅/隔离氧化物(操作194)以及沉积隔离氧化物/高k/金属栅极和CMP (操作196)。
[0067]中段制程(“ME0L