明神经元器件层102可以包含的神经元电路，但应当知道，这只不过是更容易的让读者理解和阅读本文，该范例不构成任何形式上的限制并且可以被相同功能的电路予以替代。通常半导体材质的神经元器件层102通过常规的晶体管制备工艺而包含有神经元电路，神经元电路具有多个晶体管，如碳纳米管、金属氧化物半导体场效应晶体管、双极型晶体管、薄膜晶体管、聚合物场效应管等。在图2不构成限制的可选神经元电路中，设置有多个并联的P型MOS管SPpSP2、……SPk，这些MOS管的源极对应分别——输入电压脉冲信号％、V2、……VK。因为相变存储单元在高、低电阻状态之间切换所表征的信号其实是二进制电压信号，多个相变存储单元各自状态集合成一个逻辑信号组，逻辑信号组可以传输给神经元单元201的神经元电路进行响应和计算。例如，图2的神经元电路对电压脉冲信号％、V2、……VK?行权重计算，P型MOS管SPpSP2、……漏极共同与N型的MOS晶体管SN的漏极连接在节点180处，而晶体管SN与一个积分电容Cs并联在节点180和接地端之间，一系列例如偶数的反相器INVpINV2'……1奶^连接在节点180和节点280之间，首个反相器的输入端连接到节点180，相邻的前一个反相器的输出端连接到后一个反相器的输入端，在最后一个反相器的输出端的节点280处产生脉冲序列串输出，并且节点280处产生的脉冲序列串信号还反馈给各个PMOS晶体管SP1、SP2、……SP#P晶体管SN各自的栅极控制端。晶体管SP1、SP2、……SPk源极输入的信号转换成电流进行加权求和，对电容Cs充电至其电荷积累到触发首个反相器产生反向信号而导致整个反相器电路在节点280输出脉冲序列串信号。
[0044]另外，在神经元单元202具有的互连层113中所具有绝缘物或介质层中设置有金属互联线以及一些金属接触端子，这些互联线或端子可以与神经突触单元202中的相变存储单元互连，例如这些互联线或端子耦合到神经元器件层102中不同晶体管各电极以用作晶体管的电极导出到神经元单元外部的连接端口，并且神经元器件层102中不同可以利用互连层103中埋设的互联线而互相电性连接，使得信号可以在不同晶体管或者在由晶体管组成的不同功能模块之间传递和通讯。
[0045]此外，存储单元选通层111的绝缘层中设置有多个选通开关，例如基于硫族系的化合物的双向阈值开关0TS，选通开关具有一个第一端和一个第二端及具有一个控制端，施加例如电压或电流的控制信号给控制端可以调节第一端和第二端之间的硫族系化合物材料的电导率，选通开关与相变存储器串联可以实现对相变存储器的选择性的选通，以及选通开关的连接端口还可以耦合到互连层103中埋设的互联线或接触端子，使得相变存储器可以电性连接到神经元器件层102中的神经元电路及其晶体管。
[0046]在图4的实施例中，由一个神经元单元201之上堆叠一个或多个神经突触单元202形成一个复合神经元器件，则三维堆叠式神经元装置包含多个堆叠并且键合在一起的复合神经元器件。因此，本发明还提供一种三维堆叠式神经元装置的制备方法，其特征在于，包括以下步骤:在一个神经元单元201堆叠至少一个神经突触单元202，其中制备神经元单元201的步骤包括在一个衬底101之上形成一个神经元器件层102，并在神经元器件层102之上再形成一个互连层103 ;以及其中制备神经突触单元202的步骤包括在一个存储单元选通层111的上方形成一个相变存储单元层112，并再在相变存储单元层111之上形成另一个互连层113。在另一些实施例中，也可以由在一个神经元单元201之上堆叠一个或多个神经突触单元202将它们键合在一起形成一个复合神经元器件，该方法进一步还包含在一个复合神经元器件上再堆叠并键合一个或多个其他的复合神经元器件。
[0047]值得注意的是，虽然图中未特意标注，在常规技术中上述的神经元器件层102、互连层103、存储单元选通层111、相变存储单元层112、互连层113应当还包括半导体材料或介质或者绝缘物，半导体材料用于形成晶体管，绝缘物等将存储单元以及金属互联线、金属接触端子包覆作为物理支撑或者隔离所用，鉴于本领域的技术人员对此较为熟知而本发明在附图中予以省略。
[0048]本发明在上文揭示的基于相变存储技术的三维堆叠人工神经网络芯片中，采用薄膜晶体管、碳纳米管、石墨烯晶体管等可超高密度集成的晶体管技术制备神经元单元电路，采用三维可堆叠的开关材料和相变材料在神经元电路的上方制备神经突触单元，实现神经元单元电路与非挥发长记忆的突触单元的极高密度集成。本发明提出的神经元单元电路的制备技术和神经突触单元的制备方法同时可以降低对单元器件的良率要求，实现人工神经网络芯片的特点与制备工艺的互补。可实现教现有技术2到3个量级以上集成度的提高。
[0049]经过以上实施步骤可形成基于相变存储技术的三维堆叠人工神经网络芯片结构，该结构具有以下优点:
[0050]1、神经元器件的制备采用可采用极高密度集成的材料和技术，如碳纳米管、薄膜晶体管等。虽然此类器件缺陷比较多，难以达到目前基于单晶硅的先进CMOS器件的良率。但由于此结构用于人工神经网络芯片，有缺陷的神经元可以废弃，并不会影响芯片的功能，神经元的规模是芯片功能和性能的关键。
[0051]2、相变神经突触单元的制备采用可三维堆叠的相变存储技术，可以实现极大规模的神经突触单元。一个神经元可对应大量的神经突触单元。且相变存储单元具有非挥发的特点，可以实现长程的记忆功能。
[0052]因此，本发明提出的基于相变存储技术的三维堆叠人工神经网络芯片结构可实现较之现有技术而提升2到3个数量级以上的集成度，可以极大的提高目前人工神经网络芯片的功能和性能，且对制造工艺的要求较低。
[0053]以上，通过说明和附图，给出了【具体实施方式】的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【主权项】
1.一种三维堆叠式神经元装置，其特征在于，包括: 至少一个神经元单元； 至少一个神经突触单元堆叠于神经元单元之上。
2.根据权利要求1所述的三维堆叠式神经元装置，其特征在于，每个所述神经元单元均包括: 一个衬底和位于该衬底之上的一个神经元器件层；以及 一个位于所述神经元器件层之上的互连层。
3.根据权利要求2所述的三维堆叠式神经元装置，其特征在于，所述衬底为单晶硅衬底、多晶硅衬底、玻璃衬底、塑料衬底或绝缘体上硅衬底。
4.根据权利要求2所述的三维堆叠式神经元装置，其特征在于，所述神经元器件层包含的神经元电路具有多个晶体管，在神经元单元具有的互连层中设置有通过互联线耦合到晶体管各电极的多个接触端子，用作晶体管的电极导出到神经元单元外部的连接端口。
5.根据权利要求1所述的三维堆叠式神经元装置，其特征在于，每个所述神经突触单元均包括: 一个相变存储单元层和支撑相变存储单元层的一个存储单元选通层；以及 一个位于相变存储单元层之上的互连层。
6.根据权利要求5所述的三维堆叠式神经元装置，其特征在于，所述相变存储单元层包含有相变存储单元阵列，所述存储单元选通层中设置有多个选通开关； 其中，每个所述选通开关均对应与一个相变存储单元串联。
7.根据权利要求6所述的三维堆叠式神经元装置，其特征在于，神经突触单元具有的互连层中设置有通过互联线耦合到相变存储单元上、下电极的接触端子，以用作各相变存储单元的各电极导出到神经突触单元外部的连接端口。
8.根据权利要求1所述的三维堆叠式神经元装置，其特征在于，所述神经突触单元具有的存储单元籍由第一类型的脉冲信号触发转换成第一状态以及籍由第二类型的脉冲信号触发转换成第二状态。
9.根据权利要求8所述的三维堆叠式神经元装置，其特征在于，多个存储单元各自分别在第一、第二状态之间切换所表征的一个逻辑信号组传输给所述神经元单元，所述神经元单元对逻辑信号组进行权重计算产生脉冲序列串输出。
10.根据权利要求1所述的三维堆叠式神经元装置，其特征在于，由一个神经元单元之上堆叠一个或多个神经突触单元形成一个复合神经元器件，所述三维堆叠式神经元装置包含多个堆叠并且键合在一起的复合神经元器件。
11.一种三维堆叠式神经元装置的制备方法，其特征在于，包括以下步骤: 在一个神经元单元之上堆叠至少一个神经突触单元； 其中制备神经元单元包括在一个衬底之上形成一个神经元器件层，并在神经元器件层之上再形成一个互连层；以及 其中制备神经突触单元包括在一个存储单元选通层的上方形成一个相变存储单元层，并在相变存储单元层之上再形成另一个互连层。
12.根据权利要求11所述的方法，其特征在于，所述方法还包括: 由一个神经元单元之上堆叠一个或多个神经突触单元形成一个复合神经元器件；以及在一个复合神经元器件上再堆叠并键合一个或多个复合神经元器件。
【专利摘要】本发明主要涉及到神经网络的电子元器件结构，尤其是基于提供高集成度和降低制造成本而提出了一种基于相变存储技术的三维堆叠式人工神经网络芯片装置结构及其制备方法，以实现神经元功能。
【IPC分类】H01L25-16, G06N3-063
【公开号】CN104701309
【申请号】CN201510131271
【发明人】亢勇, 陈邦明
【申请人】上海新储集成电路有限公司
【公开日】2015年6月10日
【申请日】2015年3月24日