侧向扩散式金氧半场效晶体管结构及其制造方法
【技术领域】
[0001]本发明涉及一种金氧半场效晶体管结构及其制造方法，尤其是涉及一种应用于侧向扩散式金氧半晶体管结构及其制造方法。
【背景技术】
[0002]以一般的侧向扩散式金氧半场效晶体管(Lateral Diffused M0S，简称LDM0S)结构来说，改善其元件特性及降低功率消耗是相当重要的课题。因此，元件的导通电阻(Turnon resistance, Ron)与击穿电压(break down voltage,简称BVdss)对于改善兀件特性及降低功率消耗是关键因素。传统LDMOS使用漂移区(drift reg1n)来释放表面电场的强度，因此需要放大元件尺寸而导致导通电阻无法降低。如何改善此等缺失，为发展本案的主要目的。
【发明内容】
[0003]本发明的一目的在于提供一种侧向扩散式金氧半场效晶体管结构，可有效释放表面电场的强度。
[0004]为达前述目的，本发明的侧向扩散式金氧半场效晶体管结构包括半导体基板、漏极区、轻掺杂漏极区、源极区以及栅极结构。其中，基板具有沟槽；漏极区形成于沟槽底部的半导体基板中；轻掺杂漏极区形成于沟槽侧壁的半导体基板中；源极区形成于半导体基板中；栅极结构形成于漏极区与源极区间以及轻掺杂漏极区上方的半导体基板表面上。
[0005]在本发明的一实施例中，前述的沟槽与栅极结构的侧壁表面上更设置有间隙壁。
[0006]在本发明的一实施例中，前述的间隙壁由氧化硅、氮化硅以及氧化硅三层结构所完成。
[0007]在本发明的一实施例中，前述的栅极结构下方的半导体基板中更设置有漂移区。
[0008]在本发明的一实施例中，前述的漂移区位于栅极结构下方轻掺杂漏极区与低电压P型阱区间的深N型阱区。
[0009]在本发明的一实施例中，更包括P型基体区，位于低电压P型阱区中。
[0010]在本发明的一实施例中，前述的漏极区形成于低电压N型阱区中，且低电压N型阱区位于沟槽底部的深N型阱区中。
[0011]本发明的另一目的在于提出一种侧向扩散式金氧半场效晶体管制造方法，可降低导通电阻与提升击穿电压。
[0012]为达前述目的，可先提供半导体基板；于半导体基板表面上方形成栅极结构；于栅极结构一侧的半导体基板中形成有沟槽；利用第一掺杂制作工艺于沟槽侧壁的半导体基板中形成轻掺杂漏极区；以及利用第二掺杂制作工艺于栅极结构两侧的半导体基板中形成漏极区与源极区，漏极区形成于沟槽底部的半导体基板中。
[0013]在本发明的一实施例中，于进行第二掺杂制作工艺前，前述的方法更包括于沟槽与栅极结构的侧壁表面上形成间隙壁。
[0014]在本发明的一实施例中，前述的形成该间隙壁包含依序形成氧化硅层、氮化硅层以及氧化硅层。
[0015]在本发明的一实施例中，前述的方法更包括于栅极结构下方的半导体基板中形成漂移区。
[0016]在本发明的一实施例中，前述的漂移区由位于栅极结构下方轻掺杂漏极区与低电压P型阱区间的深N型阱区所形成。
[0017]在本发明的一实施例中，前述的方法更包含于低电压P型阱区中形成P型基体区。
[0018]在本发明的一实施例中，于形成沟槽后与进行第一掺杂制作工艺间，前述的方法更包括进行回火热制作工艺。
[0019]为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
【附图说明】
[0020]图1A至图1D是本发明用以完成侧向扩散式金氧半场效晶体管结构的制作工艺实施例示意图；
[0021]图2是利用本发明的侧向扩散式金氧半场效晶体管结构的一实施例的上视示意图。
[0022]符号说明
[0023]10:半导体基板
[0024]100:浅沟槽隔离结构
[0025]101:N+埋层结构
[0026]102:深N型阱区
[0027]103:低电压N型阱区
[0028]104:低电压P型阱区
[0029]105:栅极结构
[0030]1051:栅极导体层
[0031]1052:栅极介电层
[0032]106:沟槽
[0033]107:轻掺杂漏极区
[0034]108:间隙壁
[0035]109:N型漏极区
[0036]110:N型源极区
[0037]111:P型基体区
[0038]112:金属硅化物层
[0039]113:介电层
[0040]114:接触电极
【具体实施方式】
[0041]有关本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的一较佳实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如:上、下、左、右、前或后等，仅是参考附加附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明。
[0042]请参见图1A至图1D，其是本案用以完成侧向扩散式金氧半场效晶体管结构的一制作工艺实施例示意图，其中图1A是表达出在P型半导体基板10上已完成有浅沟槽隔离结构100、N+埋层结构(N+buried layer) 101、深N型讲区102、低电压N型讲区(lowvoltage N-well, LVNW) 103、低电压 P 型讲区(low voltage P-well, LVPW) 104 等区域的惨质布植，以及栅极结构105已蚀刻完成的半成品。而每一个栅极结构105主要由栅极导体层1051以及栅极介电层1052所组成。其中，低电压N型阱区103的深度较低电压P型阱区104的深度浅。而上述构造的制作工艺与习用手段并无太大区别，故在此不予赘述。
[0043]请参见图1B，其是利用掩模结构(图未示出)遮住大部分的表面但露出栅极结构105的一侧且属于漏极的区域来进行蚀刻，进而完成一个沟槽106，而在上述步骤中，沟槽106的蚀刻方法与深度可以套用浅沟槽隔离结构100的数据来进行，还可选择在沟槽106蚀刻完成后进行一回火热制作工艺，用以修复因蚀刻制作工艺所造成沟槽106表面的破坏，有利于后续制作工艺的进行与元件完成后的品质。
[0044]请参见图1C，其是利用第一掺杂制作工艺于该沟槽106侧壁的P型半导体基板10中形成轻掺杂漏极区107，其中，轻掺杂漏极区107也位于每个栅极结构105