，孔洞105、106已经以将组成Mn导电件22、23的导电件予以填充。
[0028]现在参考图7的制造阶段507，处理图6的结构606，以移除上覆在覆盖层52的导电件60 (及掩膜100，如果仍然出现的话)及覆盖层52的部分；在大约层50的上表面56处停止。在此方面，希望覆盖层50较上覆的层52更能抵抗任何移除技术，以致于可促进在到达层50停止该移除工艺。可使用薄化工艺期间所作的分光镜测量，以测量何时已到达层50。化学机械研磨(CMP)是移除这些层或区域的较佳手段，但也可使用其它移除技术。在此工艺期间，也方便地移除表面56的阶层上方的孔洞105、106内的导电件材料60，但这并非重要的。层50的剩下厚度501在大约I至500纳米的范围内，更方便地在大约I至300纳米的范围内，且较佳是在大约10至100纳米的范围内，但也可使用较大及较小的厚度。结构607产生于制造阶段507。
[0029]现在参考图8的制造阶段508，希望但并非重要的选择性蚀刻或处理图7的结构607，以致于导电件材料60在孔洞105、106中的上表面61在孔洞105、106的部分62的覆盖层50的上表面56下方凹陷距离57。在较佳实施例中，距离是小于或等于层50的厚度501，以致于导电件60的上表面61仍然在区域27的上表面271的阶层处或上方。此避免具有区域27在孔洞105、106的侧壁中的部分暴露至接下来的处理。此是希望避免或最小化与组成电介质区域27的特别材料有关的电子迀移效应，该电介质区域27在不同的互连阶层中可有所不同。
[0030]在一个实施例中，在孔洞105、106的部分62的制造阶段508中所显示的凹陷导电件22、23的上表面61，可在CMP期间通过利用孔洞105、106中的导电件材料60与层50的围绕材料(或层及任何上覆的层)之间的差分移除速率加以实行。在另一个实施例中，在孔洞105、106的部分62的制造阶段508中所显示的凹陷导电件22、23的上表面61，可在CMP通过湿或干蚀刻孔洞105、106中的导电件60的暴露上表面61而完成之后，加以实行。任一技术均是有用的。蚀刻剂的选择视导电件60的选择而定。由于覆盖层50较佳是具有与孔洞105、106中的导电件60实质地不同组成的电介质，因此，选择选择性蚀刻剂或其它移除技术是落在本领域中技术人员的能力内。在导电件60含有铜的情况下，接着可例如通过将导电件60氧化至希望的深度并接着使用氢氟酸或其它试剂(其对导电件60的该氧化物可合理地选择)，来完成凹陷孔洞105、106的上部分62中的导电件60的上表面61，但也可使用其它移除技术，例如但不限定于直接式湿或干蚀刻孔洞105、106的上部分62中所暴露的导电件60的上表面61。导电件60仍然在孔洞105、106的下部分107中的部分设置分别显示于图3和8中的Mn导电件23、22。结构608产生于制造阶段508。
[0031]现在参考图9的制造阶段509，图8的结构608接着由具有上表面59的另外覆盖层58选择性覆盖。图9-图17的覆盖层58对应于图3的覆盖层58。如果结构508接下来将暴露至相当高温(其促进金属迀移)，则希望设置覆盖层58，以抑制从导电件22、23的金属迀移。然而，如果这种高温暴露不需要的话，则可省略层58，那个选择视导电件60的材料及互连39及相关IC的制造工艺期间的后续整体热预算而定，互连39是该IC的一部分。这种热预算计划在本领域中是熟悉的活动。虽然覆盖层58的有用目的是限制Mn导电件22、23的导电件60的材料向外扩散，然而，也希望它相对于覆盖层50可差分地蚀刻，反之亦然。硅碳化物、硅氧化物、钛氮化物、碳及富碳化合物为有用于覆盖层58的材料的非限制范例。通过范例但不打算限制，覆盖层58的厚度581是方便地在大约I至100纳米的范围内，并且较佳地在大约I至50纳米的范围内，但在其它实施例中也可使用其它厚度。结构609产生于制造阶段509。
[0032]现在参考图10的制造阶段510，具有厚度251的绝缘件25是形成在图9的结构609的覆盖层58的表面59之上(如果覆盖层58有出现)、或形成在导电件22、23的暴露表面61和覆盖层50上方(如果覆盖层58没有出现)。针对绝缘件25所选择的材料视许多因素而定，例如，该IC设计所能容忍的层间电容及漏电流、连同沉积或生长及蚀刻伴随不同材料选择的化学药剂。有许多的候选对象，并且，特别IC设计的精确的电介质中介层材料选择，将随着这种设计及其相关制造设施而变化，并且是在本领域中的技术人员的能力内。可使用有机及无机材料。低介电系数电介质通常较佳，其中，介电系数为绝缘件25的材料的电容率(permittivity)。在本领域中已知为“SICOH”或“S1C”的铜掺杂硅氧化物以及在本领域中已知为“OMCTS”的八甲基环四娃氧烧(octa-methyl-cyclo-tetra-siloxane)为对绝缘件25有用的众所周知材料的非限制范例，但也可使用其它电介质材料。较佳是0MCTS。通过范例但并非限制，绝缘件25的厚度251方便地在大约I至500纳米的范围内，且较佳是在大约20至300纳米的范围内，但在其它实施例中可使用其它厚度。如先前所注意的，覆盖层58可予以省略或与绝缘件25结合。
[0033]上覆绝缘件25为具有厚度71的覆盖层70、具有厚度73的覆盖层72、及掩膜层120。虽然只例示二覆盖层70、72，然而在其它实施例中，可设置额外的覆盖层，以促进(例如但不限制)掩膜及差分蚀刻。在另外实施例中，掩膜层120可具有置下的抗反射覆盖(未显示)。这种用于IC照像-掩膜操作的覆盖在本领域中是众所周知的。覆盖层70在功能及希望的性质上是类似于覆盖层50，并且，其与先前图形相关联的讨论于此处并入，以作为参考。氮化硅是较佳的覆盖层70的材料。通过范例且非限制，覆盖层70的厚度71是方便地在大约10至300纳米的范围内，并且较佳是在大约20至100纳米的范围内，但在其它实施例中，也可使用较大及较小的厚度。
[0034]除了其它对象以外，使用覆盖层72，以设置硬掩膜，用以定义导电件MN+1的位置，并且部分地用以定义通孔VN+1/N的位置和尺寸。氮化钛、氮化硅、及硅氧化物是针对覆盖层72的适合材料的非限制范例，但也可使用其它材料。针对覆盖层72，较佳是氮化钛。通过范例但并非限制，层72的厚度73方便地在大约I至200纳米的范围内，并且较佳地在大约20至100纳米的范围内，但在其它实施例中也可使用其它厚度。掩膜120方便地是光阻，但也可使用在本领域中众所周知的其它硬或软掩膜材料。掩膜120具有开放部分121、122及关闭部分123。除了其它对象外，开孔121、122将实质地定义互连39-N中的上导电件Miw的位置及侧向尺寸，其中，该自变量N识别该特别的互连堆叠阶层。结构610产生于制造阶段510。为了方便起见，“电介质中介层68”及“层间电介质68”术语是使用来统一称为一个或多个层58、25、70、72，这是由于在制造期间的不同时间，它们将分离上导电件MN+1及下导电件Mn，以及，如图15-图17所显示的，用来形成上及下导电件MN+1及M1^导电件80及60。图10-图17的电介质中介层68是类似于图3的中介层38，但省略层50。也将是明显的是，在后续制造阶段期间，一些层58、25、70、72可从中介层68移除。
[0035]现在参考图11的制造阶段511，蚀刻或者磨损图10的结构610，以形成分别具有侧向宽度127、128的孔洞125、126，该孔洞125、126分别穿过掩膜开孔121、122。掩膜开孔121、122及具有生成宽度127、128的孔洞125、126实质地决定导电件MN+1的位置及侧向宽度。孔洞126也可决定通孔VN+1/N的侧向宽度，通孔VN+1/N的位置是在图12的制造阶段512中决定。这些侧向宽度是显示在此处稍微宽于用来形成与图4-图9相关的导电件Mn的等效开孔及孔洞，但此仅是方便呈现，而并不打算限制。导电件MN+1和导电件M N及通孔V N+1/N可具有相同的侧向宽度或较大或较小的侧向宽度，视设计者的需要及制造线的能力而定，并且，这种侧向宽度在不同的方位角方位上可不相同。所有这种配置均是有用的，并且可随着互连阶层的不同而有所变化。CHF3、CH3F4、CC14、SF6及氩为用以形成孔洞125、126的有用蚀刻手段的非限制范例。氩较佳是用来穿透层72，而CHF3是较佳用来蚀刻层70。蚀刻沟漕或孔洞125、126以穿过覆盖层72，并且，希望地但并非主要地至少部分穿过覆盖层70，以致于覆盖层70的厚度75仍然在孔洞125、126的底部处。覆盖层70的剩下厚度75有用的是覆盖层70的初始厚度71的大约百分之I至90，方便地是覆盖层70的初始厚度71的大约百分之10至70、以及较佳地是覆盖层70的初始厚度71的大约百分之10至50，尽管在其它实施例中也可使用其它百分比。在其它实施例中，可蚀刻孔洞125、126穿过覆盖层70。任一配置均是有用的。结构611产生于制造阶段511。
[0036]现在参考图12的制造阶段512，掩膜120从图11的结构611移除，并且以具有开放部分131及关闭部分132的掩膜130所代替。掩膜130定义与已经形成的孔洞126结合的VN+1/N的位置。光阻是掩膜130的适当材料，但也可使用本领域中众所周知的其它硬或软掩膜。与掩膜120—样，抗反射层(未显示)在额外的实施例中，可设置在掩膜130下方。侧向宽度133的开放部分131定义该打算的位置，如果不是通孔导电件VN+1/N的精确尺寸。为了方便呈现起见，掩膜开孔131的侧向宽度133是显示为稍微大于在制造阶段511中所形成的孔洞126的侧向宽度128，但在其它实施例中，也可使用宽于或窄于或相同宽度。结构612产生于制造阶段512。