剥离位置精确可控的绝缘体上材料的制备方法
【技术领域】
[0001]本发明属于半导体制造领域，涉及一种剥离位置精确可控的绝缘体上材料的制备方法。
【背景技术】
[0002]近年来，绝缘体上材料以其独特的绝缘埋层结构，能降低衬底的寄生电容和漏电电流，在低压、低功耗、高温、抗辐射器件等诸多领域得到了广泛的应用。制备更小尺寸、更高性能的器件一直是半导体工业发展的目标和方向，随着超大规模集成电路技术进入到22nm节点及以下，对集成电路的特征尺寸提出了更高要求，而基于超薄绝缘体上材料的器件能使器件进一步缩微化。
[0003]通常绝缘体上材料的制备包括以下技术:1.通过外延、键合、智能剥离或背部研磨等工艺流程；2.注氧隔离技术。传统的绝缘体上材料剥离方法有离子注入剥离法、等离子体吸入剥离法、机械剥离法、绝缘体上材料减薄技术等。其中离子注入剥离得到的绝缘体上材料表面很粗糙，并且在超低能量注入情况下会引起同位素效应或表面损伤，同时很难控制；等离子体吸附剥离耗时长，材料消耗大，不适宜大规模生产；机械剥离法需要引入机械，产品成品率及产量不可控；而绝缘体上材料减薄技术步骤繁琐，例如制备超薄S0I，需要不断氧化，时间较长且能耗大，并且随着顶层硅厚度的减小，氧化条件会越来越苛刻，增加了困难；注氧隔离技术虽然方法较为简单，但目前仍然难以制备高质量的超薄绝缘体上材料。
[0004]目前将离子注入与键合相结合的智能剥离方法注入剂量大，剥离面粗糙，且剥离位置不能够精确控制，限制了其应用。
[0005]因此，提供一种新的绝缘体上材料的制备方法以精确控制剥离位置、得到高质量的绝缘体上材料实属必要。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种剥离位置精确可控的绝缘体上材料的制备方法，用于解决现有技术中注入剂量大、剥离面粗糙、且剥离位置不能够精确控制的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种剥离位置精确可控的绝缘体上材料的制备方法，至少包括以下步骤:
[0008]S1:提供一 Si衬底,在所述Si衬底表面外延生长一掺杂单晶层；所述掺杂单晶层厚度大于15nm ；
[0009]S2:在所述掺杂单晶层表面外延生长一单晶薄膜；
[0010]S3:在所述单晶薄膜表面形成一 S12层；
[0011]S4:从所述S12层正面进行离子注入，使离子峰值分布在所述S12层以下预设范围内；
[0012]S5:提供一表面具有绝缘层的基板，将所述基板表面的绝缘层与所述单晶薄膜表面的S12层键合形成键合片，并进行退火以使所述键合片在预设位置剥离，得到绝缘体上材料。
[0013]可选地，于所述步骤S4中，离子峰值分布在所述单晶薄膜中，且距离所述掺杂单晶层与所述单晶薄膜的界面小于300nm ;于所述步骤S5中，所述键合片在所述掺杂单晶层上表面处剥离。
[0014]可选地，于所述步骤S4中，离子峰值分布在所述掺杂单晶层中；于所述步骤S5中，所述键合片在离子峰值分布处剥离。
[0015]可选地，于所述步骤S4中，离子峰值分布在Si衬底中，且距离所述掺杂单晶层与所述Si衬底的界面小于300nm ;于所述步骤S5中，所述键合片在所述掺杂单晶层下表面处剥离。
[0016]可选地，所述掺杂单晶层厚度大于30nm。
[0017]可选地，所述掺杂单晶层的材料选自S1、SiGe, Ge、SiGeC、GaAs及AlGaAs中的任意一种，其中掺杂的元素选自B、P、Ga、In及C中的至少一种，掺杂浓度为1E18?lE20cm_3。
[0018]可选地，于所述步骤S4中，采用H、He或H/He进行离子注入，离子注入剂量范围是1E16 ?5E16cm2。
[0019]可选地，于所述步骤S5中，在N2、Ar或O2气氛下进行退火。
[0020]可选地，于所述步骤S5中，首先在150?350°C的温度下退火第一预设时间，然后在大于400°C的温度下退火第二预设时间，实现剥离。
[0021]可选地，还包括将剥离得到的绝缘体上材料进行化学腐蚀或抛光的步骤。
[0022]可选地，所述单晶薄膜的材料选自S1、SiGe、Ge、GaAs及AlGaAs中的任意一种。
[0023]如上所述，本发明的剥离位置精确可控的绝缘体上材料的制备方法，具有以下有益效果:本发明利用掺杂单晶层对注入离子的吸附作用，利用较厚的(大于15nm)掺杂单晶层，使剥离界面为所述掺杂单晶层的上表面、下表面或其中离子分布峰值处。当控制离子注入离子峰值分布在所述单晶薄膜中，且距离所述掺杂单晶层与所述单晶薄膜的界面小于300nm时，则剥离发生于杂单晶层上表面处；当控制离子注入峰值分布在所述掺杂单晶层中，则剥离发生于离子峰值分布处；当控制离子注入峰值分布在Si衬底中，且距离所述掺杂单晶层与所述Si衬底的界面小于300nm，则剥离发生于所述掺杂单晶层下表面处。从而达到精确控制剥离位置的目的，且离子注入剂量小，降低对材料的损伤，得到高质量的绝缘体上材料。
【附图说明】
[0024]图1显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中在Si衬底表面外延生长惨杂单晶层的不意图。
[0025]图2显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中在掺杂单晶层表面外延生长单晶薄膜的示意图。
[0026]图3显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中在单晶薄膜表面形成S12层的示意图。
[0027]图4显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中进行离子注入使离子峰值分布在Si衬底中的示意图。
[0028]图5显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一中进行键合并退火的示意图。
[0029]图6显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例一剥离得到绝缘体上材料的示意图。
[0030]图7显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例二中进行离子注入使离子峰值分布于掺杂单晶层中的示意图。
[0031]图8显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例二中进行键合并退火的示意图。
[0032]图9显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例二中剥离得到绝缘体上材料的示意图。
[0033]图10显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例三中进行离子注入使离子峰值分布于单晶薄膜中的示意图。
[0034]图11显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例三中进行键合并退火的示意图。
[0035]图12显示为本发明的剥离位置精确可控的绝缘体上材料的制备方法于实施例三中剥离得到绝缘体上材料的示意图。
[0036]元件标号说明
[0037]I Si 衬底
[0038]2 掺杂单晶层
[0039]3 单晶薄膜
[0040]4 S12 层
[0041]5 绝缘层
[0042]6 基板
【具体实施方式】
[0043]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0044]请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0045]实施例一
[0046]如图1至图6所示，本发明提供一种剥离位置精确可控的绝缘体上材料的制备方法，至少包括以下步骤:
[0047]S1:提供一 Si衬底，在所述Si衬底表面外延生长一掺杂单晶层；所述掺杂单晶层厚度大于15nm ；
[0048]S2:在所述掺杂单晶层表面外延生长一单晶薄