和填充层对清洗 液形成阻挡，第二层伪插塞层也不会被冲刷出来，第二层伪插塞层和第二通孔侧壁的粘合 力较强，不易松动、剥落。这保证了第二介质层及上层介质层的绝缘隔离性能。
[0079] 之后，重复形成所述第一通孔、第二通孔的步骤、形成第二层插塞层、第二层伪插 塞层的步骤、和形成第二层互连金属层和第二层伪金属层的步骤，在所述第二介质层上形 成多层插塞层、伪插塞层、互连金属层和伪金属层。对每层伪插塞层，基本不会出现剥落现 象。
[0080] 需要说明的是，本技术方案特别适用于技术节点小于20nm工艺。这是由于技术节 点小于20nm工艺中，器件的尺寸较小，伪插塞层和伪金属层剥落对器件区的消极影响是显 著的。但对技术节点大于等于20nm工艺中，器件的尺寸较大，伪插塞层和伪金属层剥落对 器件区的影响是可忽略的。但这并不限定将本技术方案适用于技术节点大于等于20nm工 艺。
[0081] 本发明实施例还提供一种半导体器件，参照图6,该半导体器件包括：
[0082] 晶圆100,晶圆100分为器件区I和晶圆边缘II ;
[0083] 位于晶圆100上的第一介质层101 ;
[0084] 位于第一介质层101中对应器件区I的第一接触孔、和对应晶圆边缘II的第二接 触孔（图中未示出）；
[0085] 位于第二接触孔中的导电层，作为第一层插塞层111 ;
[0086] 位于第二接触孔中的导电层，具有露出晶圆100上表面的孔洞（图中未示出）；
[0087] 位于孔洞中的填充层，该填充层和第二接触孔中的导电层作为第一层伪插塞层 121。
[0088] 在具体实施例中，参照图9,半导体器件还包括：
[0089] 位于第一介质层101上的第一层互连金属层104和第一层伪金属层105,第一层互 连金属层104和第一层插塞层111电连接，第一层伪金属层105和第一层伪插塞层121电 连接；
[0090] 位于第一介质层101上的第二介质层106,第二介质层106覆盖第一介质层101、 第一层互连金属层104和第一层伪金属层105 ;
[0091] 位于第二介质层106中连通第一层互连金属层104的第一通孔、和连通第一层伪 金属层105的第二通孔（图中未示出）；
[0092] 位于第一通孔中的导电层，作为第二层插塞层109 ;
[0093] 位于第二通孔中的导电层和为导电层所包围的填充层，作为第二层伪插塞层 112 ；
[0094] 位于第二介质层106上和第二互连金属层104电连接的第二层互连金属层113、和 第二伪金属层105电连接的第二层伪金属层114。
[0095] 在具体实施例中，在第二介质层上还形成有多层插塞层、伪插塞层、互连金属层和 伪金属层。
[0096] 在具体实施例中，填充层的材料为Si02、SiN、SiON或等离子体增强氧化硅。
[0097] 在具体实施例中，导电层的材料为钨或铜。
[0098] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【主权项】
1. 一种半导体器件的形成方法，其特征在于，包括： 提供晶圆，所述晶圆分为器件区和晶圆边缘； 在所述晶圆上形成第一介质层； 在所述第一介质层中形成对应器件区的第一接触孔、和对应晶圆边缘的第二接触孔； 形成导电层，所述导电层覆盖第一介质层、填充满所述第一接触孔，并填充所述第二接 触孔，所述第二接触孔中的导电层部分具有连通第二接触孔开口和底部的孔洞； 形成填充层，所述填充层覆盖所述导电层、填充满所述孔洞； 去除所述第一介质层上的导电层部分和填充层部分，所述第一接触孔中剩余的导电层 作为第一层插塞层，所述第二接触孔中剩余的填充层和导电层作为第一层伪插塞层。
2. 如权利要求1所述的半导体器件的形成方法，其特征在于，还包括： 在所述第一介质层上形成对应器件区的第一层互连金属层、和对应晶圆边缘的第一层 伪金属层，所述第一层互连金属层和第一层插塞层电连接，所述第一层伪金属层和所述第 一层伪插塞层电连接； 在所述第一介质层上形成第二介质层，所述第二介质层覆盖第一介质层、第一层互连 金属层和第一层伪金属层； 在所述第二介质层中形成连通第一层互连金属层的第一通孔、和连通第一层伪金属层 的第二通孔； 重复所述形成导电层、填充层和去除所述第一介质层上的导电层部分和填充层部分的 步骤，在所述第一通孔中形成第二层插塞层、和在所述第二通孔中形成第二层伪插塞层； 在所述第二介质层上形成和第二层插塞层电连接的第二层互连金属层、和第二层伪插 塞层电连接的第二层伪金属层。
3. 如权利要求2所述的半导体器件的形成方法，其特征在于，还包括： 重复形成所述第一通孔、第二通孔的步骤、形成第二层插塞层、第二层伪插塞层的步 骤、和形成第二层互连金属层和第二层伪金属层的步骤，在所述第二介质层上形成多层插 塞层、伪插塞层、互连金属层和伪金属层。
4. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述填充层的材料为 Si02、SiN、SiON或等离子体增强氧化硅。
5. 如权利要求1所述的半导体器件的形成方法，其特征在于，位于所述第一介质层上 的填充层的厚度范围为丨人~2000A。
6. 如权利要求4所述的半导体器件的形成方法，其特征在于，形成所述填充层的方法 为化学气相沉积。
7. 如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述第一介质层上 的导电层部分和填充层部分的方法为化学机械研磨或回刻蚀。
8. 如权利要求1所述的半导体器件的形成方法，其特征在于，所述导电层的材料为钨 或铜。
9. 如权利要求8所述的半导体器件的形成方法，其特征在于，形成所述导电层的方法 为化学气相沉积。
10. -种半导体器件，其特征在于，包括： 晶圆，所述晶圆分为器件区和晶圆边缘； 位于所述晶圆上的第一介质层； 位于所述第一介质层中对应器件区的第一接触孔、和对应晶圆边缘的第二接触孔； 位于所述第一接触孔的导电层，作为第一层插塞层； 位于所述第二接触孔中的导电层，具有连通第二接触孔底部和开口的孔洞； 位于所述孔洞中的填充层，所述第二接触孔中的填充层和导电层作为第一层伪插塞 层。
11. 如权利要求10所述的半导体器件，其特征在于，还包括： 位于所述第一介质层中对应器件区的第一层互连金属层、和对应晶圆边缘的第一层伪 金属层，所述第一层互连金属层和第一层插塞层电连接，所述第一层伪金属层和第一层伪 插塞层电连接； 位于所述第一介质层上的第二介质层，所述第二介质层覆盖第一介质层、第一层互连 金属层和第一层伪金属层； 位于所述第二介质层中连通第一层互连金属层的第一通孔、和连通第一层伪金属层的 第二通孔； 位于所述第一通孔中的导电层，作为第二层插塞层； 位于所述第二通孔中的导电层和为导电层所包围的填充层，作为第二层伪插塞层； 位于所述第二介质层上和第二层插塞层电连接的第二层互连金属层、和第二层伪插塞 层电连接的第二层伪金属层。
12. 如权利要求11所述的半导体器件，其特征在于，还包括：位于所述第二介质层上的 多层插塞层、伪插塞层、互连金属层和伪金属层。
13. 如权利要求10所述的半导体器件，其特征在于，所述填充层的材料为Si02、SiN、 SiON或等离子体增强氧化硅。
14. 如权利要求10所述的半导体器件，其特征在于，所述导电层的材料为钨或铜。
【专利摘要】一种半导体器件及其形成方法，其中半导体器件的形成方法包括：提供晶圆，晶圆分为器件区和晶圆边缘；在晶圆上形成第一介质层；在第一介质层中形成对应器件区的第一接触孔、和对应晶圆边缘的第二接触孔；形成导电层，导电层覆盖第一介质层、填充满第一接触孔，并填充第二接触孔，第二接触孔中的导电层具有连通第二接触孔开口和底部的孔洞；形成填充层，填充层覆盖导电层、填充满孔洞；去除第一介质层上的导电层和填充层，第一接触孔中剩余的导电层作为第一层插塞层，第二接触孔中剩余的填充层和导电层作为第一层伪插塞层。第一层伪插塞层能够承受较大的应力，多层伪插塞层和伪金属层不会出现剥落现象。这样，第一介质层的绝缘隔离性能较佳。
【IPC分类】H01L21-768, H01L21-762
【公开号】CN104752320
【申请号】CN201310739683
【发明人】张继伟, 李志超, 蒋剑勇, 林保璋
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年7月1日
【申请日】2013年12月27日