存储器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种存储器件及其形成方法。
【背景技术】
[0002]在目前的半导体产业中，集成电路产品主要可分为三大类型:模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪存(flash memory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种急需要存储的数据不会因电源中断而消失，有需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。因此，如何提升闪存的性能、并降低成本成为一个重要课题。
[0003]其次，发展高密度闪存技术，有利于各类随身电子设备的性能提高，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存单元的成本是技术发展的方向之一。对于或非门(NOR)电擦除隧穿氧化层(ETOX, Erase Through Oxide)闪存存储器(Flash Memory)来说,采用自对准电接触(Self-Align Contact)工艺能够使闪存存储单元的尺寸缩小。
[0004]图1是采用自对准电接触工艺形成的闪存存储器件的剖面结构示意图，包括:衬底100，所述衬底100表面具有若干相邻的存储单元101，所述存储单元101包括:位于衬底100表面的隧穿氧化层110、位于隧穿氧化层110表面的浮栅层111、位于浮栅层111表面的绝缘层112、位于绝缘层112表面的控制栅层113、以及位于控制栅层113表面的氮化硅层114 ;位于相邻存储单元101之间的衬底100内的源区或漏区102 ;位于所述存储单元101两侧衬底100表面的侧墙103 ;位于侧墙103表面、氮化硅层114表面以及相邻存储单元101之间衬底100表面的电互连结构105。
[0005]然而，现有技术形成的闪存存储单元性能较差，且尺寸有待缩减。
【发明内容】
[0006]本发明解决的问题是提供一种存储器件及其形成方法，所形成的存储器件性能改善、尺寸缩小。
[0007]为解决上述问题，本发明提供一种存储器件的形成方法，包括:提供衬底，所述衬底具有存储区和外围区，所述存储区的衬底表面具有若干相邻的存储单元，所述存储单元包括:位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层，所述外围区的衬底表面具有器件结构；在衬底、存储单元和器件结构表面形成第二掩膜薄膜、以及位于第二掩膜薄膜表面的第三掩膜薄膜；回刻蚀所述第三掩膜薄膜，直至暴露出外围区的第二掩膜薄膜为止，在存储区的第二掩膜薄膜表面形成第三掩膜层，所述第三掩膜层至少暴露出部分控制栅层侧壁表面的第二掩膜薄膜；以所述第三掩膜层为掩膜，刻蚀所述第二掩膜薄膜，直至暴露出外围区的衬底和器件结构表面，并至少暴露出部分控制栅层的侧壁表面，形成第二掩膜层；以所述第二掩膜层为掩膜，采用自对准硅化工艺在器件结构表面、以及控制栅层暴露出的侧壁表面形成硅化物层。
[0008]可选的，所述自对准硅化工艺包括:采用沉积工艺在暴露出的控制栅层侧壁表面、第一掩膜层表面、外围区的衬底表面、以及器件结构表面形成金属层；采用退火工艺使所述金属层的材料进入控制栅层侧壁和器件结构暴露出的表面内，形成硅化物层；在退火工艺之后，去除剩余的金属层。
[0009]可选的，所述金属层的材料为镍、钴、钛、钽中的一种或多种组合。
[0010]可选的，所述硅化物层的材料为镍硅、钴硅、硅化钛、硅化钽中的一种或多种组合。
[0011]可选的，所述金属层的形成工艺为化学液相沉积工艺、化学气相沉积工艺或物理气相沉积工艺。
[0012]可选的，所述回刻蚀第三掩膜薄膜的工艺为各向异性的干法刻蚀工艺。
[0013]可选的，所述自对准硅化工艺之前，去除所述第三掩膜层。
[0014]可选的，所述第一掩膜层、第二掩膜层和第三掩膜层的材料不同，所述第一掩膜层、第二掩膜层或第三掩膜层的材料为氧化娃、氮化娃、氮氧化娃、无定形碳或低K介质材料。
[0015]可选的，所述第三掩膜层的材料还能够为光刻胶。
[0016]可选的，所述第一介质层的材料为氧化硅，所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
[0017]可选的，所述浮栅层和控制栅层的材料为多晶硅。
[0018]可选的，所述器件结构为栅极结构、电容结构、熔丝结构、电阻结构中的一种或多种。
[0019]可选的，在所述回刻蚀工艺之后，所述器件结构暴露出的表面中，至少部分表面材料为多晶娃。
[0020]可选的，所述存储单元两侧的衬底内具有掺杂区。
[0021]可选的，还包括:在形成硅化物层之后，去除第二掩膜；在去除第二掩膜层之后，在存储单元两侧的衬底表面形成侧墙；在衬底、侧墙和存储单元表面形成第三介质层，所述第三介质层内具有暴露出若干第一掩膜层顶部表面、侧墙表面和相邻存储单兀之间衬底表面的开口 ；在侧墙表面、第一掩膜层的顶部表面以及相邻存储单元之间的衬底表面形成导电结构。
[0022]相应的，本发明还提供一种采用上述任一项方法所形成的存储器件，包括:提供衬底，所述衬底具有存储区和外围区；位于所述存储区的衬底表面若干相邻的存储单元，所述存储单兀包括:位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；位于所述外围区的衬底表面的器件结构；至少位于部分控制栅层侧壁表面以及器件结构表面的硅化物层。
[0023]可选的，相邻存储单元的之间的衬底内具有掺杂区。
[0024]可选的，位于所述存储单元两侧的衬底表面的侧墙；位于侧墙表面、第一掩膜层的顶部表面以及相邻存储单元之间的掺杂区表面的导电结构。
[0025]与现有技术相比，本发明的技术方案具有以下优点:
[0026]本发明的存储器件的形成方法中，在衬底、存储单元和器件结构表面形成第二掩膜薄膜和第三掩膜薄膜，由于所述相邻存储单元之间的距离较小，使的相邻存储单元之间沟槽的深宽比较大，而且所述第三掩膜薄膜同时以垂直于存储单元侧壁的方向、以及垂直于衬底表面的方向生长，因此形成于所述沟槽内的第三掩膜薄膜垂直于衬底方向的厚度大于外围区形成的第三掩膜薄膜厚度，从而在后续回刻蚀所述第三掩膜薄膜至暴露出外围区的第二掩膜薄膜后，存储区的第二掩膜薄膜表面仍剩余部分第三掩膜层，且所述第三掩膜层至少暴露出位于部分控制栅层侧壁表面的第二掩膜薄膜。后续以所述第三掩膜层刻蚀第二掩膜薄膜之后，能够至少暴露出部分控制栅层侧壁表面。因此，在采用自对准硅化工艺在外围区的器件结构表面硅化物层时，能够相应的在控制栅层暴露出的侧壁表面形成硅化物层。所形成的控制栅层电阻减小，降低了驱动电压和能耗；而且，由于驱动所述控制栅层的电压降低，使字线带的数量减少，从而缩小了芯片或集成电路的尺寸，使集成度提高。
[0027]进一步，在形成硅化物层之后，采用自对准电接触工艺在相邻存储单元之间的掺杂区表面形成导电结构，所形成的导电结构通过沉积工艺形成于侧墙表面、第一掩膜层的顶部表面以及相邻存储单元之间的掺杂区表面，所形成的导电结构不会受到相邻存储单元之间尺寸的限制，有利于促进存储单元的密度提高。
[0028]本发明的存储器件中，至少部分控制栅层侧壁表面以及器件结构表面具有硅化物层，所述硅化物层能够使控制栅层的电阻减小，从而降低了驱动电压和能耗。而且，由于驱动所述控制栅层的电压降低，使字线带的数量减少，从而缩小了芯片或集成电路的尺寸，使集成度提闻。
【附图说明】
[0029]图1是采用自对准电接触工艺形成的闪存存储器件的剖面结构示意图；
[0030]图2至图8是本发明实施例的存储器件的形成过程的剖面结构示意图。
【具体实施方式】
[0031]如【背景技术】所述，现有技术形成的闪存存储单元性能较差，且尺寸有待缩减。
[0032]经过研究发现，随着半导体器件尺寸缩小、密度提高，相邻存储单元101之间的距离缩小，使得相邻存储单元101之间的空间不足以形成连接源区或漏区102的导电插塞，为了实现与所述源区或漏区102的电连接，如图1所示，需要采用自对准电接触工艺形成电互连结构105。
[0033]请继续参考图1，所述自对准电接触工艺包括:在衬底100表面、侧墙103表面和存储单元101表面形成介质层106，在所述介质层106表面形成光刻胶层(未示出)，所述光刻胶层暴露出若干存储单元101的对应位置；以所述光刻胶层刻蚀所述介质层106，直至暴露出氮化娃层114表面和衬底100表面为止,在介质层106内形成开口(未不出);在所述开口内形成电互连结构105。所形成的电互连结构105与衬底100表面相接触，从而能够对源区或漏区105施加电压。而且，所述电互连结构105通过侧墙103与浮栅层111电隔离、通过氮化硅层114和侧墙103与控制栅层113电隔离。其中，所述氮化硅层114能够在刻蚀介质层106以形成开口的过程中，保护控制栅层113顶部表面，并且使后续形成于开口内的电互连结构