br>[0034]第二导电型的重掺杂扩散区(12)，所述重掺杂扩散区(12)将所述体区(13)连接到发射极(24)，
[0035]发射极(24)，所述发射极(24)位于沟槽形接触孔(42)中并且位于器件的顶部，
[0036]第一导电型的重掺杂多晶硅发射区(11)，所述重掺杂多晶硅发射区(11)在所述体区(13)的顶部上并且在所述沟槽形接触孔(42)的侧壁处由所述发射极(24)接触，
[0037]栅电介质(31)，所述栅电介质(31)覆盖所述体区(13)的侧壁表面并且在所述发射区(11)与所述漂移区(14)之间形成沟道，
[0038]栅电极(21)，所述栅电极(21)靠近栅沟槽(41)中的所述栅电介质(31)以及
[0039]层间电介质(32)，所述层间电介质(32)覆盖所述栅电极(21)的上表面以及所述发射区(11)的上表面。
[0040]进一步的，其中所述发射极(24)以及所述集电极(25)是金属或金属硅化物，包含但不限于，铝、铜、钨、钛硅化物、钴硅化物以及镍硅化物。
[0041]进一步的，其中所述栅电介质(31)是氧化硅或高介电常数电介质，包含但不限于，二氧化給和氧化铝。
[0042]进一步的，其中所述栅电极(21)是多晶硅、金属以及金属硅化物中的至少一者。
[0043]进一步的，其中所述ILD(32)是是氧化硅。
[0044]进一步的，其中所述体区(13)具有大致均匀的掺杂分布。
[0045]一种制造沟槽栅功率MOSFET结构的方法，其包括
[0046]以外延晶片开始，其中第一导电型的轻掺杂外延层(14)在第一导电型的重掺杂衬底(15)的顶部上，
[0047]在所述外延层(14)的顶部上形成第二导电型的体区(13)，
[0048]在所述体区(13)的顶部上形成第一导电型的重掺杂多晶硅源区(11)，
[0049]通过图案化所述多晶硅源区(11)和所述体区(13)形成栅沟槽(41)，
[0050]在所述栅沟槽(41)中并且在所述多晶硅源区(11)的上表面处形成栅电介质(31)，
[0051]通过淀积以及深蚀刻形成栅电极(21)，
[0052]将ILD(32)淀积在所述栅电极(21)的顶部上以及所述源区(11)的表面上，
[0053]通过图案化所述ILD(32)以及所述源区(11)形成沟槽形接触孔(42)，
[0054]通过离子注入以及退火在所述接触孔(42)的底部处形成第二导电型的重掺杂扩散(12)，以及
[0055]在晶片正面形成源极(22)并且在晶片背面形成漏极(23)。
[0056]进一步的，其中所述体区(13)通过单次或多次离子注入且随后退火而形成。
[0057]进一步的，其中所述体区(13)通过外延生长形成。16.根据权利要求13所述的制造沟槽栅功率MOSFET结构的方法，其中所述多晶硅源区(11)通过化学气相淀积形成。
[0058]进一步的，其中所述多晶硅源区(11)通过淀积非晶硅且随后退火以将所述非晶硅转变成多晶硅而形成。18.根据权利要求13所述的制造沟槽栅功率MOSFET结构的方法，其中所述多晶硅源区(11)通过淀积非晶硅并且将所述非晶硅在形成所述栅电介质(31)的过程中转变成多晶硅而形成。
[0059]进一步的，其中所述沟槽形接触孔(42)通过光刻且随后蚀刻形成。
[0060]进一步的，其中所述栅电介质(31)是通过淀积形成的高介电常数电介质。
[0061]进一步的，其中所述沟槽形接触孔(42)通过光刻且随后蚀刻形成。
[0062]进一步的，其中所述的蚀刻为干式蚀刻，包含但不限于深反应离子刻蚀。
[0063]进一步的，其中所述源极(22)通过淀积形成，包含但不限于，溅射、蒸发以及电镀。
[0064]进一步的，其中所述栅电极(21)通过淀积多晶硅且随后蚀刻而形成。
[0065]一种制造IGBT结构的方法，其包括
[0066]以第一导电型的轻掺杂的衬底晶片(14)开始，
[0067]在所述衬底(14)的顶部上形成第二导电型的体区(13)，
[0068]在所述体区(13)的顶部上形成第一导电型的重掺杂多晶硅发射区(11)，
[0069]通过图案化所述多晶硅发射区(11)和所述体区(13)形成栅沟槽(41)，
[0070]在所述栅沟槽(41)中并且在所述多晶硅发射区(11)的上表面处形成栅电介质(31)，
[0071]通过淀积以及之后的蚀刻形成栅电极(21)，
[0072]将ILD(32)淀积在所述栅电极(21)的顶部上以及所述发射区(11)的表面上，
[0073]通过图案化所述ILD(32)以及所述发射区(11)形成沟槽形接触孔(42)，
[0074]通过离子注入以及退火在所述接触孔(42)的底部处形成第二导电型的重掺杂扩散(12)，
[0075]在晶片正面形成发射极(24)，
[0076]在晶片背面使所述衬底晶片(14)变薄，
[0077]在所述晶片背面形成第一导电型的缓冲区(16)以及第二导电型的重掺杂集电区
(17)，以及
[0078]在所述晶片背面处形成集电极(25)。
[0079]进一步的，其中所述体区(13)通过单次或多次离子注入且随后退火而形成。
[0080]进一步的，其中所述体区(13)通过外延生长形成。
[0081]进一步的，其中所述多晶硅发射区(11)通过化学气相淀积形成。
[0082]进一步的，其中所述多晶硅发射区(11)通过淀积非晶硅且随后退火以将所述非晶硅转变成多晶硅而形成。30.根据权利要求25所述的制造IGBT结构的方法，其中所述多晶硅发射区(11)通过淀积非晶硅并且将所述非晶硅在形成所述栅电介质(31)的过程中转变成多晶硅而形成。
[0083]进一步的，其中所述沟槽形接触孔(42)通过光刻且随后蚀刻形成。
[0084]进一步的，其中所述栅电介质(31)是通过淀积形成的高介电常数电介质。
[0085]进一步的，其中所述沟槽形接触孔(42)通过光刻且随后蚀刻形成。
[0086]更进一步的，其中所述的蚀刻为干式蚀刻，包含但不限于深反应离子刻蚀。
[0087]进一步的，其中所述发射极(24)通过淀积形成，包含但不限于，溅射、蒸发以及电镀。
[0088]进一步的，其中所述栅电极(21)通过淀积多晶硅且随后蚀刻而形成。
[0089]一种制造IGBT结构的方法，其包括
[0090]以第一导电型的轻掺杂的衬底晶片(14)开始，
[0091]在所述衬底(14)的顶部上形成第二导电型的体区(13)，
[0092]在所述体区(13)的顶部上形成第一导电型的重掺杂多晶硅发射区(11)，
[0093]通过图案化所述多晶硅发射区(11)和所述体区(13)形成栅沟槽(41)，
[0094]在所述栅沟槽(41)中并且在所述多晶硅发射区(11)的上表面处形成栅电介质
(31)，
[0095]通过淀积以及之后的蚀刻形成栅电极(21)，
[0096]将ILD(32)淀积在所述栅电极(21)的顶部上以及所述发射区(11)的表面上，
[0097]在晶片背面使所述衬底晶片(14)变薄，
[0098]在所述晶片背面形成第一导电型的缓冲区(16)以及第二导电型的重掺杂集电区
(17)，
[0099]通过图案化所述ILD(32)以及所述发射区(11)形成沟槽形接触孔(42)，
[0100]通过离子注入以及退火在所述接触孔(42)的底部处形成第二导电型的重掺杂扩散(12)，以及
[0101]在晶片正面形成发射极(24)并且在所述晶片背面形成集电极(23)。
[0102]进一步的，其中所述体区(13)通过单次或多次离子注入且随后退火而形成。
[0103]进一步的，其中所述体区(13)通过外延生长形成。
[0104]进一步的，其中所述多晶硅发射区(11)通过化学气相淀积形成。
[0105]进一步的，其中所述多晶硅发射区(11)通过淀积非晶硅且随后退火以将所述非晶硅转变成多晶硅而形成。
[0106]进一步的，其中所述多晶硅发射区(11)通过淀积非晶硅并且将所述非晶硅在形成所述栅电介质(31)的过程中转变成多晶硅而形成。
[0107]进一步的，其中所述栅电介质(31)是通过氧化或淀积形成的氧化硅。
[0108]进一步的，其中所述栅电介质(31)是通过淀积形