成的高介电常数电介质。
[0109]进一步的，其中所述沟槽形接触孔(42)通过光刻且随后蚀刻形成。
[0110]更进一步的，其中所述的蚀刻为干式蚀刻，包含但不限于深反应离子刻蚀。
[0111]进一步的，其中所述发射极(24)通过淀积形成，包含但不限于，溅射、蒸发以及电镀。
[0112]进一步的，其中所述栅电极(21)通过淀积多晶硅且随后蚀刻而形成。
【附图说明】
[0113]图1是现有技术TMOS结构的截面图。
[0114]图2是现有技术沟槽栅TMOS结构的截面图。
[0115]图3是现有技术埋栅TMOS结构的截面图。
[0116]图4是具有沟槽形源极接触孔的现有技术TMOS结构的截面图。
[0117]图5是实施于TMOS结构中的本发明的截面图。
[0118]图6是实施于沟槽栅IGBT结构中的本发明的截面图。
[0119]图7A至图7G示出如先前在图5中示出的TMOS的制造方法。
[0120]图8A至图81示出如先前在图6中示出的沟槽栅IGBT的制造方法。
[0121]图9A至图9H示出如先前在图6中示出的沟槽栅IGBT的另一制造方法。
【具体实施方式】
[0122]图1是现有技术TMOS结构的截面图。在器件中，约一半的n+源区(11)由层间电介质(ILD) (32)覆盖，并且剩余的n+源区(11)由源极(22)接触。源极(22)通过ILD(32)与栅电极(21)隔离。
[0123]图2是现有技术沟槽栅TMOS结构的截面图。在器件中，所有ILD (32)位于沟槽中，并且n+源区(11)的整个上表面由源极(22)接触。
[0124]图3是现有技术埋栅TMOS结构的截面图。在器件中，所有ILD (32)位于沟槽中，并且n+源区(11)的整个上表面由源极(22)接触。此外，部分n+源区(11)位于ILD(32)的顶部上，并且该部分n+源区(11)是多晶硅。
[0125]图4是具有沟槽形源极接触孔的现有技术TMOS结构的截面图。在器件中，n+源区
(11)在沟槽形接触孔的侧壁处由源极(22)接触。
[0126]图5是实施于沟槽栅功率MOSFET结构中的本发明的截面图。沟槽栅功率MOSFET结构包括在底部处的漏极(23);在漏极(23)的顶部上的n+衬底(15);在11+衬底(15)的顶部上的n_-epi (14);在n__epi (14)的顶部上的ρ型体区(13) ;ρ+扩散(12)，所述ρ+扩散将ρ型体区(13)连接到源极(22);源极(22)，所述源极位于沟槽形接触孔(42)中并且位于器件的顶部；多晶硅η+源区(11)，所述多晶硅η+源区位于ρ型体区(13)的顶部上并且由接触孔(42)的侧壁处的源极(22)接触；栅电介质(31)，所述栅电介质覆盖ρ型体区(13)的侧壁表面并且在η+源区(11)与n_-epi(14)之间形成沟道；栅电极(21)，所述栅电极靠近栅沟槽(41)中的栅电介质(31);以及层间电介质(ILD) (32)，所述层间电介质覆盖栅电极(21)的上表面以及n+源区(11)的上表面两者。漏极(23)以及源极(22)两者应具有低电阻率，并且它们通常是金属或金属硅化物，包含但不限于，铝、铜、钨、钛硅化物、钴硅化物以及镍硅化物。栅电介质(31)通常是氧化硅。然而，为了将制造的热过程最小化，高介电常数电介质(例如，二氧化铪以及氧化铝)还可以用作栅电介质(31)。栅电极(21)通常是n+多晶硅，并且使用多晶硅以便使器件适合于高温制造过程。例如，在制造过程中，P+扩散
(12)在形成栅电极(21)之后形成，并且该步骤通常需要高温退火(例如，950°C )。然而，在高温过程之后，多晶硅可以部分或全部转变成金属或金属硅化物，以便获得小的栅电阻。ILD(32)可以是任何类型的电介质，并且其通常是氧化硅。在本发明的优选实施例中，P型体区(13)具有大致均匀的掺杂分布，以便获得器件的小导通电阻。
[0127]图6是实施于沟槽栅IGBT结构中的本发明的截面图。所述器件具有与先前在图5中示出的TMOS的结构类似的结构。然而，IGBT具有不同的晶片背面结构。如图中所示，在集电极(25)的顶部上存在P+集电区(17)，并且η缓冲区(16)在ρ+集电区(17)的顶部上。在η缓冲区(16)上方的这些部分与图5中的η+衬底(15)上方的部分相同，但是不同名称用于这些部分。IGBT中的发射极(24)与TMOS中的源极(22)相同。IGBT中的η+发射区(11)与TMOS中的η+源区(11)相同。IGBT中的η _漂移区(14)与TMOS中的η 印i (14)相同。
[0128]图7A至图7G示出如先前在图5中示出的TMOS的制造方法。制造过程包括(001)以具有在n+衬底(15)的顶部上的n _-epi (14)的外延晶片开始；(002)在n__epi (14)的顶部上形成P型体区(13) ; (003)在ρ型体区(13)的顶部上形成多晶硅n+源区(11) ; (004)通过图案化η+源区(11)和P型体区(13)形成栅沟槽(41) ; (005)在栅沟槽(41)中以及在η+源区(11)的上表面处形成栅电介质(31) ； (006)通过淀积以及深蚀刻形成栅电极(21);
(007)将ILD(32)淀积到栅电极(21)的顶部上以及n+源区(11)的表面上；(008)通过图案化ILD(32)以及n+源区(11)形成沟槽形接触孔(42) ; (009)通过离子注入以及退火在接触孔(42)的底部处形成P+扩散(12);以及(010)在晶片正面形成源极(22)并且在晶片背面形成漏极(23)。
[0129]图7A示出ρ型体区(13)的形成。在本发明的优选实施例中，P型体区(13)具有大致均匀的掺杂分布，以便获得器件的小导通电阻。在本发明的实施例中，P型体区(13)通过离子注入以及退火形成。在本发明的另一实施例中，P型体区(13)通过多次离子注入以及退火形成，以便使掺杂分布更接近均匀分布。在本发明的又另一实施例中，P型体区(13)通过P型外延生长形成于rT-epi (14)的顶部上，以便使掺杂分布更接近均匀分布。
[0130]图7B示出多晶硅n+源区(11)的形成。在本发明的实施例中，多晶硅η +源区(11)通过化学气相淀积(CVD)形成。例如，η+源区(11)可以通过将掺磷多晶硅淀积在ρ型体区(13)的顶部上形成。在本发明的另一实施例中，多晶硅n+源区(11)通过淀积非晶硅且随后退火以将非晶硅转变成多晶硅而形成。退火温度通常高于600°C并且低于1100°C。例如，非晶硅是掺磷的，并且其通过CVD或溅射淀积。在本发明的又另一实施例中，多晶硅n+源区(11)通过在形成栅电介质(31)的过程中淀积非晶硅并且将非晶硅转变成多晶硅而形成。例如，在栅电介质(31)的氧化过程期间，非晶硅可以被转变成多晶硅。氧化硅的氧化温度(例如，950°C)足以将非晶硅转变成多晶硅。此外，可以在非晶硅表面上获得相对较厚的氧化硅，这会产生减小的栅源电容。
[0131]图7C示出栅沟槽(41)的形成。栅沟槽(41)通过图案化n+源区(11)以及ρ型体区(13)形成。例如，栅沟槽(41)可以通过光刻且随后干式蚀刻而形成。
[0132]图7D示出栅电介质(31)和栅电极(21)的形成。在本发明的实施例中，栅电介质
(31)是通过氧化或淀积形成的氧化硅。热氧化物具有高质量，但是经淀积的氧化物具有低的热过程。在本发明的另一实施例中，栅电介质(31)是通过淀积形成的高介电常数电介质，并且所述过程的热过程可以保持为低。栅电极(21)通常是重掺杂的多晶硅(例如，掺磷多晶硅)，并且栅电极(21)通过淀积且随后深蚀刻而形成。在深蚀刻多晶硅之后，在η+源区(11)上的栅电介质(31)可以保留或部分保留。然而，这对以下步骤来说没有区别，因为栅电介质(31)具有与ILD(32)基本上相同的电气特性。即使在深蚀刻多晶硅之后一些栅电介质(31)遗留在n+源区(11)上，栅电介质(31)仍可以在沟槽形接触孔(42)的蚀刻过程中与ILD(32) —起进行图案化，并且引起器件的可忽略的电气性能变化。此外，或者，在形成P+扩散(12)之后，栅的多晶硅还可以完全地或部分地由金属或金属硅化物替换，以便获得小的栅电阻。
[0133]图7E示出ILD(32)的形成。ILD(32)通常是氧化硅。例如，ILD(32)是通过CVD淀积的氧化硅。然而，ILD(32)可以是任何类型的电介质。例如，可以使用低介电常数电介质以便减小寄生的栅源电容。
[0134]图7F示出沟槽形接触孔(42)的形成。接触孔(42)是通过图案化ILD(32)以及n+源区(11)形成的沟槽。通常图案化包含光刻且随后蚀刻。在本发明的实施例中